第３２卷第１０期 ２０１５年１Ｏ月 计算机应用与软件 Ｃｏｍｐｕｔｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ ａｎｄ Ｓｏｆｔｗａｒｅ Ｖｏｌ＿３２ Ｎｏ．１０ Ｏｅｔ．２０１５ ＨＲ．２ ＤＳＰ核的周期精度模拟器设计 吴紫盛 李 源 杨群何虎 （清华大学微电子学研究所北京１０００８４） 摘要ＨＲ一２（华睿２号）是核高基重大专项中面向雷达应用的一款高性能数字信号处理器。为了给ＨＲ－２ ＤＳＰ核开发提供一款 模拟器以进行性能评测和优化指导，并提前进行多核架构的探索，提出一种高效的周期精度软件模拟器建模方法。首先分析该处理 器的流水线结构，指令动态执行和分支预测机制，然后使用ＬＩＳＡ语言在ＰＤ（Ｐｒｏｃｅｓｓｏｒ Ｄｅｓｉｇｎｅｒ）工具中对该处理器的流水线、指令集 和寄存器重命名等内容进行设计实现，从而开发出ＨＲ－２ ＤＳＰ核的周期精度模拟器模型。实验结果表明，基于该建模方法开发的模 拟器周期精度误差在１０％以内，可以进行高精度的处理器性能评测和各种模式下的架构探索。 关键词 中图分类号数字信号处理器ＴＰ３０２．１ 模拟器周期精度 流水线Ａ ＬＩＳＡ语言 文献标识码ＤＯＩ：１０．３９６９／ｊ．ｉｓｓｎ．１０００—３８６ｘ．２０１５．１０．０１８ ＤＥＳＩＧＮＩＮＧ ＣＹＣＬＥ ＡＣＣＵＲＡＴＥ ＳＩＭＵＬＡＴｏＲ ＦｏＲ ＨＲ＿２ ＤＳＰ Ｗｕ Ｚｉｓｈｅｎｇ Ｌｉ Ｙｕａｎ Ｙａｎｇ Ｑｕｎ Ｈｅ Ｈｕ （Ｉｎｓｔｉｔｕｔｅ ｏｆＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ，Ｔｓｉｎｇｈｕａ Ｕｎｉｖｅｒｓｉｔｙ，Ｂｅｉｎｇ １０００８４，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ ＨＲ一２ ｉｓ ａ ｈｉｇｈ—ｐｅｒｆｏｒｍａｎｃｅ ｄｉｉｇｔｌａ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ（ＤＳＰ）ｆｏｒ ｒａｄａｒ ａｐｐｌｉｃａｔｉｏｎｓ ｉｎ ｎａｔｉｏｎａｌ ｍａｊｏｒ ｓｐｅｃｉｌａ ｐｒｏｊｅｃｔｓ ｏｆ ｃｏｒｅ ｅｌｅｃ— ｔｒｏｎｉｃ ｄｅｖｉｃｅｓ．Ｉｎ ｏｒｄｅｒ ｔｏ ｐｒｏｖｉｄｅ ａ ｓｉｍｕｌａｔｏｒ ｆｏｒ ＨＲ－２ ＤＳＰ ｄｅｖｅｌｏｐｍｅｎｔ ｔｏ ｃａｒｒｙ ｏｕｔ ｐｅｒｆｏｒｍａｎｃｅ ｅｖａｌｕａｔｉｏｎ ａｎｄ ｏｐｔｉｍｉｓａｔｉｏｎ ｇｕｉｄａｎｃｅ ａｓ ｗｅｌｌ ａｓ ｔｏ ｉｍｐｌｅｍｅｎｔ ｉｎ ａｄｖａｎｃｅ ｔｈｅ ｅｘｐｌｏｒａｔｉｏｎ ｏｆ ｍｕｌｔｉ—ｃｏｒｅ ａｒｃｈｉｔｅｃｔｕｒｅ．ｗｅ ｐｒｏｐｏｓｅｄ ａＪｌ ｅｆｆｉｃｉｅｎｔ ｃｙｃｌｅ ａｃｃｕｒａｔｅ ｓｉｍｕｌａｔｏｒ ｍｏｄｅｌｌｉｎｇ ｍｅｔｈ— ｏｄ．Ｆｉｒｓｔ，ｗｅ ａｎａｌｙｓｅｄ ｐｒｏｃｅｓｓｏｒ’ｓ ｐｉｐｅｌｉｎｅ ａｒｃｈｉｔｅｃｔｕｒｅ，ｄｙｎａｍｉｃ ｉｎｓｔｒｕｃｔｉｏｎ ｅｘｅｃｕｔｉｏｎ ａｎｄ ｂｒａｎｃｈ ｐｒｅｄｉｃｔｉｏｎ ｍｅｃｈａｎｉｓｍｓ，ｔｈｅｎ ｗｅ ｕｓｅｄ ＬＩ— ＳＡ ｌａｎｇｕａｇｅ ｔｏ ｈａｖｅ ｄｅｓｉｇｎｅｄ ａｎｄ ｉｍｐｌｅｍｅｎｔｅｄ ｏｎ ｐｒｏｃｅｓｓｏｒ ｄｅｓｉｇｎｅｒ（ＰＤ）ｔｈｅ ｃｏｎｔｅｎｔｓ ｏｆ ｐｉｐｅｌｉｎｅ，ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｎｄ ａｒｅｇｉｓｔｅｒ ｒｅｎａｍｉｎｇ ｏｆ ｐｒｏｃｅｓｓｏｒ，ｔｈｅｒｅｂｙ ｄｅｖｅｌｏｐｅｄ ｔｈｅ ｃｙｃｌｅ ａｃｃｕｒａｔｅ ｓｉｍｕｌａｔｏｒ ｍｏｄｅｌ ｏｆ ＨＲ－２ ＤＳＰ．Ｅｘｐｅｒｉｍｅｎｔｌ ｒｅｓｕｌｔａｓ ｓｈｏｗｅｄ ｔｈａｔ ｔｈｅ ｓｉｍｕｌａｔｏｒ ｄｅｖｅｌｏｐｅｄ ｂｙ ｔｈｉｓ ｍｏｄｅｌｌｉｎｇ ｍｅｔｈｏｄ ｃｏｕｌｄ ｏｂｔｍｎ ｍｏｒｅ ｔｈａｎ ９０％ｃｙｃｌｅ ａｃｃｕｒａｃｙ，ａｎｄ ｐｒｏｃｅｓｓｏｒｓ’ｐｅｒｆｏｒｍａｎｃｅ ｅｖａｌｕａｔｉｏｎ ａｎｄ ａｒｃｈｉｔｅｃｔｕｒｅ ｅｘｐｌｏｒａｔｉｏｎ ｉｎ ｄｉｆｆｅｒｅｎｔ ｐａｔｔｅｒｎｓ ｃｏｕｌｄ ｂｅ ｐｅｒｆｏｒｍｅｄ ｗｉｔｈ ｈｉｇｈ ａｃｃｕｒａｃｙ． Ｋｅｙｗｏｒｄｓ ＤＳＰ Ｓｉｍｕｌａｔｏｒ Ｃｙｃｌｅ ａｃｃｕｒａｃｙ Ｐｉｐｅｌｉｎｅ ＬＩＳＡ ｌａｎｇｕａｇｅ 统态寄存器和访存系统等内容，并在此基础上搭建仿真验证 ０ 引 言 提高指令级并行度（ＩＬＰ）是现代微处理器的重要课题…。 ＨＲ一１（华睿１号）在２００９年被列入国家“核高基”重大专项，采 用了ＤＳＰ和ＣＰＵ多核架构设计，在处理能力和能耗方面具有明 显的优势 Ｊ。ＨＲ－２是ＨＲ－１的第二代产品，由多个ＤＳＰ核和可 配置专用处理核组成，具有很高的设计复杂程度。传统的基于 ＲＴＬ的处理器开发和性能分析由于开发周期长，迭代速度慢，无 平台。不同于指令精度的处理器模型，ＨＲ－２的周期精度级 模型可以真实的模拟处理器硬件功能和执行过程，实现指令 周期信息的匹配。 １相关工作 １．１ ＨＲ＿２架构及流水线介绍 ＨＲ－２的整体设计继承于上一代处理器ＨＲ．１，架构如图１ 所示。它的主要特征如下： 法满足对处理器架构的提前探索和优化指导 ，因此需要给 ＨＲ－２提供一款周期精度的模拟器。 处理器的ＥＳＬ（Ｅｌｅｃｔｒｏｎｉｃ Ｓｙｓｔｅｍ Ｌｅｖｅ１）模型基于特定的 ・四路超标量 ・Ｇｓｈａｒｅ，ＢＴＢ，ＲＡＳ组成的分支预测机制 商业软件平台开发，仿真速度快，开发周期短，能够完全模拟 目标处理器的硬件系统，提供几乎全部的硬件细节，对于软 硬件联合仿真有重要作用 ’ 。ＨＲ－２的ＥＳＬ模型基于Ｓｙｎ． ｏｐｓｙｓ公司的ＰＤ／ＰＡ软件开发平台，主要用来进行性能分 ・指令乱序执行 ・２路５１２位访存通道 析、软件开发和架构探索。本文使用基于ＬＩＳＡ语言的ＰＤ开 发工具对ＨＲ－２ ＤＳＰ核（以下简称ＨＲ一２）进行周期精度级的 模拟器建模，包括指令流水线、指令功能、转移预测机制、系 收稿日期：２０１４—０４一叭。核高基重大专项（２叭２ｚｘ０１０３４０ｏ１— ００２）。吴紫盛，硕士生，主研领域：高性能数字信号处理器。李源，硕士 生。杨群，硕士生。何虎，副教授。 第１０期 吴紫盛等：ＨＲ．２ ＤＳＰ核的周期精度模拟器设计 ８３ 图１ ＨＲ－２总体架构 ＨＲ－２根据功能单元分为九类流水线，每类流水线指令都会 经过以下几级流水线： ＩＦ（取指） 计算取指地址，并将这个地址放在指令总线上 用来读取ｃａｃｈｅ，将读取指令送到指令总线上并存入指令暂存寄 存器。 ＰＤＣ（预译码级） 对指令进行预译码操作并送入ＩＦ中保 存，指令的分支预测也在这一级完成。 ＩＤＵ（译码级） 对指令暂存寄存器中的指令进行译码。 ＤＰＵ（派遣级）对译码后的指令进行重命名操作，并将指 令派遣到各个执行单元的保留站中。 ＩＳＳ（发射级） 从满足发射条件的指令中选出一条发射到 该保留站对应的执行单元中。 ＥＸＵ（执行级）执行单元执行指令，不同的执行单元执行 指令需要的周期不同。 ＲＥＴ（提交级） 提交指令，即确认指令执行完毕，并将指令 的执行结果写回到体系结构寄存器中。 ＷＢ（写回级） 根据提交指令的执行结果更新体系结构寄 存器，完成该指令的执行。 １．２ ＨＲ－２指令的动态执行 指令在流水线的ＤＰＵ级之前（包括ＤＰＵ）都是顺序流动 的，即流动顺序就是取指顺序。而在ＩＳＳ和ＥＸＵ级是乱序流动 的，即指令可以不按照取指顺序在流水线中流动。在ＲＥＴ级及 后面的流水级中，指令又恢复了顺序流动。 ＨＲ－２指令的乱序执行部份采用ｔｏｍａｓｕｌｏ算法，各个执行部 件的保留站中保存指令的源操作数，当一条指令所需的全部源 操作数都准备好之后，就随时可以发射而与程序的顺序无关。 当指令执行完成后，会在结果总线上广播结果，如果该指令的目 标寄存器的地址与保留站中指令的源寄存器的地址相同，保留 站就将这个结果保存下来并将相应的源操作数的ｒｅａｄｙ位设为 １，表示这个源操作数已经准备好。 １．３ ＨＲ－２指令的猜测行为 对于典型的ＭＩＰＳ程序来说，动态转移的发生频率平均在 １５％一２５％之间，这意味着每隔３～６条指令就要执行一条转移 指令 Ｊ。ＨＲ－２允许指令的猜测执行，即允许根据分支预测的结 果提前取出指令并在分支预测的结果未得到验证时提前执行。 ＨＲ－２通过给不同分支的指令分配不同的基本块来区分这 些指令，基本块以分支指令之后的延迟槽指令作为结尾，包括从 结尾指令前推到上一条延迟槽指令之后的所有指令，所以一个 基本块就代表程序中的一个分支的全部指令。ＨＲ一２支持８个 基本块，每个基本块都有一个基本块编号（０～７），指令在被存 入指令暂存寄存器时就被赋予该指令所在基本块的基本块编 号，这个基本块编号会跟随指令在流水线中流动直到被提交 为止。 ２ ＨＲ－２周期精度级建模 ２．１流水线建模 ， ＰＤ是一个自动化的嵌入式处理器设计工具。该开发工具 基于处理器的描述语言ＬＩＳＡ ２．０，这是一种混合的功能／结构建 模语言，用来描述可编程处理器体系结构以及它们的外设和接 口，可以大大加快标准或定制处理器的设计 Ｊ。 － ＨＲ－２模拟器建模的难点在于处理器结构复杂，包含多条并 行的流水线，且不同流水线的周期数各不相同。在ＨＲ－２中，ＩＦ、 ＰＤＣ、ＩＤＵ、ＤＰＵ、ＲＥＴ和ＷＢ是共用的流水级，而ＩＳＳ和ＥＸＵ根 据不同指令操作和周期各不相同，因此可以利用这一特点来设 计流水线的结构和执行顺序，如图２（ａ）所示。流水线的周期行 为通过主函数ｍａｉｎ来实现，ｍａｉｎ函数作为程序的入口，标志着 一个“周期”的开始，在每个“周期”内，反向的依次执行每个流 水级，结束之后再次进入ｍａｉｎ函数，标志着下一“周期”的开 始。图中的ＥＸＥ级和ＩＳＳ级以并行的方式描述，实际的执行过 程是有先后的，考虑到执行级执行的结果要广播给ＩＳＳ级，因此 先依次执行ＥＸＥ级的所有模块，再依次执行各功能单元的ＩＳＳ 级。ＨＲ－２的流水线建模采用逆序的执行过程，与流水线的推进 方向相反，这样模拟出来的流水线执行过程刚好是正确的。 流水线的推进流程如图２（ｂ）所示，图中只选取了流水线中 关键的几级流水级进行演示。纵向是每个“周期”内流水级的 执行顺序（从上往下），横向是单条流水线的推进方向。由于后 级流水级依赖上一级的数据，因此刚开始的几个周期中被触发 的流水级（实线框内）虽然执行，但是没有有效数据，相当于气 泡。ＣＹＣＬＥ ０的ＩＦ是第一条流水线的起点，经过七个周期的推 进，在ＣＹＣＬＥ ７执行完毕，之后流水线达到稳定状态。每级流 水级由单独的函数进行描述，可以在满足设计要求的情况下对 功能描述和控制逻辑加以抽象，并进行模块化，从而提高开发的 效率。 ） 图２ ＨＲ－２流水线建模流程 计算机应用与软件 ２．２指令集建模 ＨＲ＿２指令集按照功能单元可以分为算术和逻辑计算类指 令（ＡＬＵ），乘法和乘加类指令＆除法类指令（ＭＤＵ），存储器加 载类指令＆存储器存储类指令（ＬＳＵ），分支和跳转类指令 （ＢＱＵ），ＮＥＸＥ指令和浮点（ＦＰＵ）、向量（ＶＰＵ）指令。这些指令 ２０１５亟 未重命名，３２—６３表示已被重命名。在指令写回后，需要将 ＲＡＴ表中对应的目标寄存器物理地址恢复为逻辑地址，恢复的 逻辑如下： ＲＡＴ［ＲＡＴ＿ｌａｄ＆［ＲＯＢ—ｉｄ］］＝ＲＡＴ＿Ｉａｄｄｒ［ＲＯＢ—ｉｄ］ 对源寄存器的重命名操作需要读取ＲＡＴ，等待重命名的指 令使用自己的源寄存器逻辑地址（ｉｎｓｔ—ｒｓ—ｌａｄ＆）在ＲＡＴ中查找 到相应的物理地址（ｉｎｓｔ—ｒｓ—ａｄ＆），将这个物理地址作为执行阶 的编码和信息需要在ＰＤ中描述，供译码阶段对指令进行译码。 为了清楚地对指令进行分类，采用分层的方式对指令进行定义， 通过指令类型将指令分为七类，每一类指令又可以细分更具体 段的源寄存器物理地址，从而完成对源寄存器的重命名操作，源 寄存器重命名规则如下（以ｒｓ为例）： ｉｎｓｔｒｓ——的指令，每条指令都有独立的一个ＯＰＥＲＡＴＩＯＮ来定义指令的 编码格式、语法和行为 。指令译码时通过索引编码格式 ａｄｄｒ＝ＲＡＴ［ｉｎｓｔ一￣一１ａｄｄｒ］ 当有流水线的指令被取消时，这些被取消的指令所使用的 （ＣＯＤＩＮＧ）中非变量位的值，准确地调用相应指令的ＯＰＥＲＡ－ ＴＩＯＮ进行译码和指令信息的提取，指令的译码索引过程如图３ 所示。 图３指令译码过程 以ＡＬＵ类的ＡＤＤ指令为例，该指令实现定点的加法运算 ｒｄ＝ｒｓ＋ｒｔ，其中ｒｄ为目的寄存器，ｒｓ和ｒｔ为源寄存器。指令编 码的定义如下所示： ＣＯＤＩＮＧ｛０ｂ００００００ ＲＥＧ＿Ｓ ＲＥＧ＿Ｔ ＲＥＧ—Ｄ ０ｂ０００００ ０ｂｌ０００００｝ 括号中包含了ＡＤＤ指令编码的格式，共３２位，其中第０— １０位和第２６—３１位是固定值，而ＲＥＧ—Ｓ，ＲＥＧ—Ｔ和ＲＥＧ—Ｄ被 分别定义成５位可变的变量，对应ＡＤＤ指令所需要的源寄存器 和目的寄存器。指令译码时会从指令编码相应的位置提取源／ 目的寄存器的地址。指令的汇编和行为语法如下： ＳＹＮＴＡＸ｛．ＩＡＤＤ”ＲＥＧ Ｄ”，”ＰＥＧ—Ｓ”，”ＲＥＧ＿Ｔ｝ ＢＥＨＡＶ１０Ｒ ｛ Ｍｕ＿ｏｐｃ￣ｅ＝ＯＰＣ＿ＡＤＤ； ａｌｕ＿ｒｓ＝ＲＥＧ—ｓ；／／ｒｅ￣ｓｔｅｒ ｉｎｄｅｘ ａｌｕ—ｒｓ—ｖｌｄ＝ｔｒｕｅ； ｝ 译码只是对指令编码进行解析，提取操作数地址和操作数 类型等信息，并将这些信息传递给ＤＰＵ级进行派遣，指令的执 行在每个功能单元的执行级进行。 ２．３寄存器重命名建模 寄存器的重命名是维护数据相关，避免冲突冒险的核心技 术，也是实现指令动态执行的关键。寄存器重命名逻辑根据指 令译码器提供的寄存器逻辑地址，通过查找寄存器别名表 （ＲＡＴ）和对４条待派遣指令的相关性分析来进行寄存器重命名 操作。寄存器重命名分为对源寄存器的重命名和对目标寄存器 的重命名。目标寄存器的重命名规则如下： ＲＡＴ［ＲＡＴ＿ｌａｄ＆［ＲＯＢ—ｉｄ］］＝ＲＯＢ—ｉｄ＋３２ 其中ＲＯＢ—ｉｄ是指令在派遣时分配到的ＲＯＢ项（０～３１），相当 于指令的唯一性编号，同时标识着指令的先后顺序；ＲＡＴ—ｌａｄ＆ ［ＲＯＢｊｄ］表示该ＲＯＢ—ｉｄ对应指令的目标寄存器的逻辑地址 （０—３１）；而ＲＡＴ［ＲＡＴ—ｌａｄ＆［ＲＯＢ—ｉｄ］］表示该逻辑寄存器的 物理地址（０—６３），用于对源寄存器的重命名操作，０—３１表示 重命名寄存器需要被释放，ＲＡＴ要恢复到对这些指令做寄存器 重命名操作之前的状态。 ３模型验证与评测 ＨＲ－２的ＣＡ模型验证需要两部分的支持，一是验证平台的 搭建，二是仿真结果的比对 Ｊ。验证平台基于ＰＤＢＧ，通过加载 ＣＰＵ设计方提供的华睿２号典型应用程序进行模型仿真，仿真 结果的正确性通过和同一应用程序的标准ｌ３ ｏｇ文件进行比对。２ １ ０ ４ ５ ３ ５ ２ ５ ｌ ５ ０ 这里通过三步实现对ＨＲ－２ ＣＡ模型的验证和处理器性能评测， 首先通过ＣＰＵ设计方基于指令覆盖率驱动生成的随机测试程 序验证模型的周期精度，然后评估该模型对ＦＦｒ、ＦＩＲ等主流数 字信号处理运算的性能，最后通过主流处理器运算能力测试程 序Ｄｈ￣ｓｔｏｎｅ和Ｗｈｅｔｓｔｏｎｅ测试处理器性能。该随机测试程序在 ＨＲ＿２ ＣＡ模型和硬件的执行周期结果如图４所示。 周期 （Ｘｌ０ ） 一一一ｃＡ模仿仿真——ＲＴＬ仿真 图４指令一周期曲线图 仿真结果表明，ＨＲ－２ ＣＡ模型周期精度误差在１０％以 内，很好地模拟了真实的硬件行为，达到了周期级精度的建 模。从图中会发现刚开始的一段指令执行周期两者相差较 大，这主要是因为模型中对ＣＡＣＨＥ的建模是基于延迟的，和 真实的硬件行为还有差距，导致Ｌ２ ｃａｃｈｅ ｍｉｓｓ的情况下执行 周期数不一致，随着Ｌ２ ｃａｃｈｅ ｍｉｓｓ的减少，模型的周期精度 逐渐提升。 在验证了模型的正确性之后，评估该模型对ＦＦＴ、ＦＩＲ等 主流数字信号处理运算的性能，表１为ＨＲ．２ ＣＡ模型对１Ｋ 点ＦＦＴ、ＦＩＲ和矩阵乘法运算的执行时间（周期）表。从表中 可以看出，ＨＲ－２ ＣＡ模型能够正确地执行各类数字信号处理 程序，由于具有较好的周期精度，对处理器性能的评估具有 很好的参考性，也为在该模型上进行软件开发提供了良好的 环境。 第ｌ０期 吴紫盛等：ＨＲ－２ ＤＳＰ核的周期精度模拟器设计 表１ ＨＲ－２ ＣＡ模型性能测试 ８５ 理器架构研究；可以用来进行软件开发，测试结果表明ＨＲ－２的 ＣＡ模型在笔记本虚拟机上达到１２ｋＣＰＳ的仿真速度，利用该模 ２．９×ｉ０ 序号 １ 典型算法 ＦＦ－ｒ 运算规模 １Ｋ 运算时间（ｃｙｃｌｅ） 型提前进行软件开发将大大加快开发的进度；可以用来进行架 构探索，为多种处理器核搭配组成的多核架构方案选择奠定了 １Ｋ、１６阶 ２ ＨＲ １Ｋ、６４阶 ７．８×１０３ ２．９×１０ 基础，有着重大的意义。后续希望进一步探索不同模式和算法 组合下的处理器性能，进行多维度的分析和评测，同时借助完成 的模拟器搭载多核架构，进行多核处理器的架构预研。 １Ｋ、１２８阶 １６阶 ３ ＭａｔｒｉｘＭｕｌ ５．９×１０ １．２×１０ ６４阶 ９．８ ｘ１０ 参考文献 最后进行基准测试程序的评测，本文对面向通用计算性能 的微处理器主流基准程序Ｄｈｒｙｓｔｏｎｅ和Ｗｈｅｔｓｔｏｎｅ进行了评 ［１］沈钲，孙义和．一种支持同时多线程的Ｖｕｗ ＤＳＰ架构［Ｊ］．电子 测 。表２为ＨＲ－２ ＣＡ模型与主流ＡＲＭ处理器核的Ｄｈｒｙｓ． ｔｏｎｅ评测对比（ＤＭＩＰＳ／ＭＨＺ）。从评测结果可以看出，ＨＲ－２的 性能介于ＡＲＭ１ １和Ｃｏｄｅｘ—Ａ５之间，具有优秀的性能表现。 表２ ＨＲ－２ ＣＡ模型Ｄｈｒｙｓｔｏｎｅ评测结果比较 Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｃｏｒｅ Ｄｈｒｙｓｔｏｎｅ ｒｅｓｕｌｔ（ＤＭＩＰＳ／ＭＨＺ） ＡＲＭ７．ＡＲＭ７１０ａ Ｏ．６８ ＡＲＭ８一ＡＲＭ８１０ １．１６ ＡＲＭ１１一ＡＲＭ１１７６ＪＺ（Ｆ）一Ｓ １．２５ ＨＲ－２ １．２８ Ｃｏｒｔｅｘ．Ａ５ １．５７ 此基础上比较不同发射模式下的处理器性能，ＨＲ－２不同发 射模式下的Ｄｈｒｙｓｔｏｎｅ和Ｗｈｅｔｓｔｏｎｅ评测结果如图５所示。 图５ Ｄｈｒｙｓｔｏｎｅ评测结果 图中ＨＲ－２—１，ＨＲ－２—２，ＨＲ－２．４分别对应ＨＲ－２的单发射， 双发射，四发射模式。仿真结果表明，ＨＲ－２在四发射模式下的 性能要比单发射模式下有显著的提升（３２．５％），而与双发射模 式下相差不大（１０％），这说明单纯提高多发射数量并不能带来 性能持续的显著提升。对处理器性能的提升还需要深入挖掘提 高指令并行度的方法，比如对分支预测的优化和派遣机制的改 进等。有了ＨＲ－２ ＣＡ模型，就可以对处理器结构进行仿真和分 析，通过实际的测试找到性能提升的瓶颈，并指导硬件开发。 ４结语 通过ＰＤ工具实现的ＨＲ－２ ＣＡ模型真实地模拟了处理器流 水线和指令功能的行为，在合理抽象的情况下保证了指令执行 的周期精度。实验结果表明该模拟器精确地实现了ＨＲ－２软件 仿真，借助ＨＲ－２的ＣＡ模型可以用来进行处理器性能分析，对 处理器结构和实现算法进行优化，同时该模型可复用于新的处 学报，２０１０，３８（２）：３５２—３５８． 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Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｅｃｕｒｉｔｙ．Ｓｐｒｉｎｇｅｒ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｐｕｂｌｉｓｈｉｎｇ， ２０１３ １１００—１１２． （上接第５８页） ［８］Ｗｕ Ｓ，Ｌｉ Ｆ，Ｍｅｈｒｏｔｒａ Ｓ，ｅｔａ１．ＱｕｅｒｙＯｐｔｉｍｉｚａｔｉｏｎｆｏｒＭａｓｓｉｖｅｌｙ Ｐａｒａｌ— ｌｅｌ Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ［Ｃ］／／Ｐｒｏｃ．ｏｆ ｔｈｅ ２ｎｄ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｌｏｕｄ Ｃｏｒｎ— ｐｕｔｉｎｇ，２０１１，Ｃａｓｅａｌｓ，Ｐｏｒｔｕｇａｌ，Ｖｉｃｔｏｒｉａ：ＡＣＭ ＳＯＣＣ：３３８—３５６． ［９］Ｂｅｎｔ Ｊ，Ｄｅｎｅｈｙ Ｔ Ｅ，Ｌｉｖｎｙ Ｍ，ｅｔ ａ１．Ｄａｔａ—Ｄｒｉｖｅｎ Ｂａｔｃｈ Ｓｃｈｅｄｕｌｉｎｇ ［Ｃ］／／Ｐｒｅｃ．ｏｆ ｔｈｅ ２ｎｄ Ｉｎｔ１．Ｗｏｒｋｓｈｏｐ ｏｎ Ｄａｔａ－Ａｗａｒｅ Ｄｉｓｔｉｒｂｕｔｅｄ Ｃｏｍｐｕｔｉｎｇ，２００９，ｓｃｈｉａ，Ｉｔｌａｙ，Ｎｅｗ Ｙｏｒｋ：ＤＩＤＣ，１—１０． ［１０］刘义，景宁，陈荦，等．ＭａｐＲｅｄｕｃｅ框架下基于Ｒ－树的ｋ－近邻连接 算法［Ｊ］．软件学报，２０１３，２４（８）：１８３６—１８５１． ［１ １］Ｇａｔｅｓ Ａ．Ｃｏｍｐａｒｉｎｇ Ｐｉｇ Ｌａｔｉｎ ａｎｄ ＳＱＬ ｆｏｒ Ｃｏｎｓｔｒｕｃｔｉｎｇ Ｄａｔａ Ｐｒｏｃｅｓｓ— ｉｎｇ Ｐｉｐｅｌｉｎｅｓ［ＥＢ／ＯＬ］．（２００９—８—２５）［２０１１—６—１９］．ｈｔｔｐ：／／ ｄｅｖｅｌｏｐｅｒ．ｙａｈｏｏ．ｃｏｍ／ｂｌｏｇｓ／ｈａｄｏｏｐ／ｐｏｓｔｓ／２０１０／０１／ｃｏｍｐａｒｉｎｇｐｉｇ—．—． １ａｔｉｎ＿ａｎｄ—ｓｑｌ＿ｆｏ／． ［１２］ＴＰＣ．ＴＰＣ Ｂｅｎｃｈｍａｒｋ Ｈ Ｓｔａｎｄａｒｄ Ｓｐｅｃｉｆｉｃａｔｉｏｎ［ＥＢ／ＯＬ］．（２００９—５ —１６）［２０１２—３—２７］．ｈｔｔｐ：／／ｗｗｗ．ｔｐｃ．ｏｒｓ／ｔｐｃｈ／ｓｐｅｃ／ｔｐｃｈ２．９． ０．ｐｄｆ． ［１３］Ｄａｉ Ｄ．ＰｉｇＭｉｘ Ｂｅｎｃｈｍａｒｋ［ＥＢ／ＯＬ］．（２００８—６—１２）［２０１３—４— １５］．ｈｔｔｐｓ：／／ｅｗｉｋｉ．ａｐａｃｈｅ．ｏｒｇ／ｃｏｍｑｕｅｎｃｅ／ｄｉｓｐｌａｙ／ＰＩＧ／ＰｉｇＭｉｘ．