(12)发明专利申请
(10)申请公布号 CN 112748757 A(43)申请公布日 2021.05.04
(21)申请号 202011181656.X(22)申请日 2020.10.29(30)优先权数据
62/928,677 2019.10.31 US(71)申请人 瑞萨电子美国有限公司地址 美国加利福尼亚州
(72)发明人 V·雷塔塔 R·科克斯
A·沃林顿 V·A·拉里塔姆比卡 M·J·休斯顿 (74)专利代理机构 北京市金杜律师事务所
11256
代理人 罗利娜(51)Int.Cl.
G05F 1/66(2006.01)H02M 3/156(2006.01)
(54)发明名称
用于控制DAC的DAC控制逻辑(57)摘要
本公开涉及一种用于控制DAC的DAC控制逻辑。DAC控制逻辑(45)用于控制DAC(2)以用于向切换转换器(1；图4)供应目标电压VTARGET。DAC逻辑包括控制逻辑(54)，该控制逻辑被配置为响应于DAC斜降而以一系列步骤递减被供应给DAC的DAC输入代码(47)。在斜降期间对于所述步骤中的至少一些步骤，DAC控制逻辑被配置为等待直到在将DAC输入代码从当前值递减到新值之前、在切换转换器中已发生至少一个切换循环为止。
权利要求书2页 说明书10页 附图20页
CN 112748757 ACN 112748757 A
权 利 要 求 书
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1.一种DAC控制逻辑(45)，用于控制DAC(2)以用于向切换转换器(1)供应目标电压VTARGET，所述DAC逻辑包括：
控制逻辑(54)，被配置为响应于DAC斜降而以一系列步骤递减被供应给所述DAC的DAC输入代码(47)；
在斜降期间对于所述步骤中的至少一些步骤，所述控制逻辑(54)被配置为等待，直到在将所述DAC输入代码从当前值递减到新值之前，在所述切换转换器中已发生至少一个切换循环。
2.根据权利要求1所述的DAC控制逻辑(45)，还包括：斜降检测器(52)，被配置为通过确定新DAC输入代码(4)是否小于当前DAC输入代码(47)来标识DAC斜降。
3.根据权利要求1或2所述的DAC控制逻辑(45)，还包括：计算器，被配置为计算新DAC输入代码(4)与当前DAC输入代码(47)之间的差Δ。4.根据权利要求3所述的DAC控制逻辑(45)，其中所述控制逻辑(54)被配置为执行以下操作：
确定条件，所述条件包括所述差Δ是否小于或等于预定值N；并且根据肯定的确定，等待，直到在递减所述DAC输入代码之前已发生所述至少一个切换循环；以及
根据否定的确定，无论所述至少一个切换循环是否已发生，都将所述DAC输入代码从所述当前值递减到所述新值。
5.根据权利要求4所述的DAC控制逻辑(45)，其中所述条件还包括所述切换调节器(1)是否正在施加音频频带抑制，所述音频频带抑制将切换抑制到给定频率以下。
6.根据权利要求4或5所述的DAC控制逻辑(45)，其中所述控制逻辑(54)被配置为执行以下操作：
根据所述肯定的确定，降低DAC时钟速率。7.一种系统，包括：DAC(2)；以及DAC逻辑(43)，包括权利要求1至6中任一项所述的DAC控制逻辑(45)，所述DAC逻辑被布置为向所述DAC供应所述DAC输入代码(47)。
8.一种单片集成电路，包括根据权利要求7所述的系统。9.根据权利要求8所述的单片集成电路，还包括：切换转换器(1)；
其中所述DAC被配置为向所述切换转换器提供目标电压。10.一种用于控制DAC(2)的方法，所述DAC(2)向切换调节器(1)供应目标电压VTARGET，所述方法包括：
响应于DAC斜降而以一系列步骤递减被供应给所述DAC的DAC输入代码(47)；其中，对于所述步骤中的至少一些步骤，递减所述DAC输入代码包括：等待，直到在将所述DAC输入代码从当前值递减到新值之前，在所述切换转换器中已发生至少一个切换循环。
11.根据权利要求10所述的方法，还包括：
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权 利 要 求 书
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通过确定新DAC输入代码(4)是否小于当前DAC输入代码(47)来标识DAC斜降。12.根据权利要求10或11所述的方法，还包括：
计算新DAC输入代码(4)与当前DAC输入代码(47)之间的差Δ。13.根据权利要求12所述的方法，还包括：确定条件，所述条件包括所述差Δ是否小于或等于预定值N；并且根据肯定的确定，等待，直到在递减所述DAC输入代码之前，已发生所述至少一个切换循环；以及
根据否定的确定，无论所述至少一个切换循环是否已发生，都将所述DAC输入代码从所述当前值递减到所述新值。
14.根据权利要求13所述的方法，其中所述条件还包括所述切换调节器(1)是否正在施加音频频带抑制，所述音频频带抑制将切换抑制到给定频率以下。
15.根据权利要求13或14所述的方法，还包括：根据所述肯定的确定，降低DAC时钟速率。
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说 明 书
用于控制DAC的DAC控制逻辑
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技术领域
[0001]本发明涉及控制DAC的输出电压，具体地用于作为目标电压被供应给切换转换器。背景技术[0002]切换调节器可以被用于将一个DC电压转换为另一DC电压。例如，降压转换器可以被用于使电压步进下降，升压转换器可以被用于使电压步进上升，并且降压-升压可以被用于使电压降压或升压。[0003]切换调节器通常采用脉宽调制(PWM)来控制功率级中的开关，以改变流经电感器的电流。PWM信号的占空比基于电感器电流被控制，并且改变占空比被用于调整输出电压。[0004]切换调节器的输出DC电压使用目标电压来设定。目标电压可以被固定，或可以使用数模转换器(DAC)被可控地调整。
发明内容
[0005]根据本发明的第一方面，提供了一种设备或DAC控制逻辑，用于控制DAC以用于向切换转换器供应目标电压VTARGET。设备或DAC逻辑包括控制逻辑，该控制逻辑被配置为响应于DAC斜降而以一系列步骤递减被供应给DAC的DAC输入代码。在斜降期间对于步骤中的至少一些步骤，设备或DAC逻辑被配置为等待，直到在将DAC输入代码从当前值递减到新值之前、在切换转换器中已发生至少一个切换循环为止。[0006]这可以有助于减少DAC的输出电压的下冲。[0007]设备或DAC逻辑还可以包括斜降检测器，该斜降检测器被配置为通过确定新DAC输入代码是否小于当前DAC输入代码来标识DAC斜降。[0008]设备或DAC逻辑还可以包括计算器，该计算器被配置为计算新DAC输入代码与当前DAC输入代码之间的差Δ。差Δ是当前循环计数器，该当前循环计数器指示在达到目标电压VTARGET之前的剩余切换循环数。
[0009]控制逻辑可以被配置为确定包括差Δ是否小于或等于预定值N的条件，并且根据肯定的确定，等待，直到在递减DAC输入代码之前已发生至少一个切换循环为止，并且根据否定的确定，无论至少一个切换循环是否已发生，都将DAC输入代码从当前值递减到新值。[0010]预定值N表示在达到目标电压VTARGET之前的切换循环数，在此期间，在(多个)切换循环已发生之前，减少DAC输入代码应等待。预定值N可以选自5与30之间或10与20之间的范围。预定值N可以在0与0.2Δ之间(即最多是差Δ的20％)，或可以在0与0.1Δ之间(即最多是差Δ的10％)。预定值N可以基于Δ的期望值来确定，而Δ的期望值可以基于DAC电平的数目来确定。
[0011]响应于DAC时钟边沿(例如上升的DAC时钟速率)，递减DAC输入代码可能发生。[0012]条件还可以包括切换调节器是否正在施加音频频带抑制，该音频频带抑制将切换抑制到给定频率以下。音频频带抑制可以通过引入附加的切换循环来达成，以便维持最小切换频率。
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CN 112748757 A[0013]
说 明 书
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根据肯定的确定，控制逻辑可以被配置为降低DAC时钟速率。
[0014]根据本发明的第二方面，提供包括第一方面的设备或DAC控制逻辑的DAC逻辑。DAC逻辑还可以包括用于生成DAC更新时钟信号的DAC时钟生成器。DAC逻辑还可以包括第一数据锁存器，该第一数据锁存器用于接收和存储新DAC输入代码。DAC逻辑还可以包括第二数据锁存器，该第二数据锁存器用于接收和存储用于提供给DAC的当前DAC输入代码。[0015]DAC逻辑还可以包括例如寄存器，以存储预定值N。预定值N可以是可编程的，例如通过基于外部处理器的控制器。
[0016]DAC逻辑还可以包括用于对来自切换转换器的信号进行布尔组合的逻辑。DAC可以是n位DAC，其中5≤n≤16，例如8≤n≤12。例如，DAC可以是10位DAC。[0017]根据本发明的第三方面，提供一种系统，该系统包括DAC和包括第一方面的设备或DAC控制逻辑的DAC逻辑，该DAC逻辑被布置为向DAC提供DAC输入代码。[0018]DAC逻辑还可以提供DAC更新时钟信号。[0019]根据本发明的第四方面，提供一种单片集成电路，包括第三方面的系统。因此，单片集成电路可以是DAC IC。单片集成电路可以包括多于一个DAC，并且每个DAC可以具有相应的DAC控制逻辑。
[0020]单片集成电路可以包括切换转换器，并且DAC可以被配置为向切换转换器提供目标电压。因此，单片集成电路可以是切换转换器IC。切换转换器IC可以包括功率级(例如，包括两个或更多个功率晶体管，该两个或更多个功率晶体管用于切换通过能量存储元件(诸如电感器线圈)的电流)。[0021]切换转换器可以是例如采用合成电流斜坡的迟滞切换转换器。切换转换器可以是电流模式切换转换器。切换转换器可以是电压模式切换转换器。切换转换器可以是非隔离式切换转换器。切换转换器可以包括电感器线圈作为能量存储元件。切换转换器可以是降压转换器、升压转换器、降压-升压转换器或反相转换器。[0022]根据本发明的第五方面，提供一种控制DAC的方法，该DAC向切换调节器供应目标电压VTARGET。方法包括响应于DAC斜降而以一系列步骤递减被供应给DAC的DAC输入代码。对于步骤中的至少一些步骤(例如，对于所有步骤或仅对于最后N个步骤，其中N是正的非零整数)，递减DAC输入代码包括等待，直到在将DAC输入代码从当前值递减到新值之前、在切换转换器中已发生至少一个切换循环为止。
[0023]方法还可以包括通过确定新DAC输入代码是否小于当前DAC输入代码来标识DAC斜降。
[0024]方法还可以包括计算新DAC输入代码与当前DAC输入代码之间的差Δ。差Δ是当前循环计数器，其指示在达到目标电压VTARGET之前的剩余切换循环数。
[0025]方法还可以包括确定包括差Δ是否小于或等于预定值N的条件，根据肯定的确定，等待，直到在递减DAC输入代码之前、已发生至少一个切换循环为止，或根据否定的确定，无论至少一个切换循环是否已发生，都将DAC输入代码从当前值递减到新值。预定值N表示在达到目标电压VTARGET之前的切换循环数，在此期间，在切换循环已发生之前，减少DAC输入代码应等待。
[0026]预定值N可以选自5与30之间或10与20之间的范围。范围取决于切换转换器(例如，控制环路带宽和DAC中的位数)。
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CN 112748757 A[0027]
说 明 书
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响应于DAC时钟边沿(例如上升的DAC时钟速率)，递减DAC输入代码可能发生。
[0028]条件还可以包括切换调节器是否正在施加音频频带抑制，该音频频带抑制将切换抑制到给定频率以下。
[0029]方法还可以包括根据肯定的确定，降低DAC时钟速率。[0030]给定数目优选地选自5与30之间的范围，并且更优选地选自10与20之间的范围。[0031]根据本发明的第六方面，提供一种计算机程序，其包括用于执行第五方面的方法的指令。
[0032]根据本发明的第七方面，提供一种计算机程序产品，其包括存储计算机程序的计算机可读介质(该计算机可读介质可以是非瞬态的)。[0033]根据本发明的第八方面，提供一种电子系统，其包括电源、设备、切换调节器、先前方面的单片集成电路和负载。电子系统可以是便携式(例如手持式或膝上型)电子设备，诸如移动电话、平板计算设备或膝上型计算机，并且负载可以是便携式电子设备内的电子电路系统。电子系统可以是照明系统，并且负载可以是(多个)照明元件，诸如(多个)LED。电子系统可以是汽车系统，并且负载可以是例如电子控制单元。电源可以是电池。附图说明
[0034]现在将参考附图通过示例来描述本发明的某些实施例，在图中：
[0035]图1是功率转换器和用于向功率转换器提供目标电压的DAC的示意性框图；[0036]图2是降压-升压调节器形式的功率转换器的示意性框图；
[0037]图3图示了对于图1中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和电感器电流；
[0038]图4是功率转换器和向功率转换器提供目标电压的DAC以及DAC逻辑的示意性框图，DAC逻辑包括用于控制DAC的输出电压的DAC更新控制逻辑；[0039]图5是包括DAC更新控制逻辑的DAC逻辑的示意性框图；[0040]图6是DAC更新控制的过程流程图；
[0041]图7A是示出在低负载条件下电感器电流和PWM随时间的变化并且图示切换频率的时序图；
[0042]图7B是示出在低负载条件下电感器电流和PWM随时间的变化使得切换频率处于音频频带抑制的阈值的时序图；
[0043]图7C是图示信号ABS切换频率之间的关系的表；
[0044]图8是考虑了音频频带抑制的功率转换器和向功率转换器提供目标电压的DAC以及DAC控制的示意性框图，该DAC控制包括用于控制DAC的输出电压的修改后的DAC更新控制；
[0045]图9图示了对于处于第一轻负载条件下的图4中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和电感器电流；
[0046]图10图示了对于处于第二中等负载条件下的图1中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和电感器电流；
[0047]图11图示了对于处于第二中等负载条件下的图4中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和电感器电流；
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CN 112748757 A[0048]
说 明 书
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图12图示了对于处于第三高负载条件下的图1中所示的功率转换器和DAC所模拟
的DAC输出电压和目标电压以及补偿输出电压和电感器电流；
[0049]图13图示了对于处于第三高负载条件下的图4中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和电感器电流；
[0050]图14A图示了对于处于第一轻负载条件下的图1中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和高侧FET栅极电压；
[0051]图14B至14D分别图示了对于处于第一轻负载条件下的图4中所示的功率转换器和DAC，针对N超过DAC电平的数目(N＝10和N＝20)所模拟的DAC输出电压和目标电压以及补偿输出电压和高侧FET栅极电压；
[0052]图15A图示了对于处于第四极轻负载条件下的图1中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和高侧FET栅极电压；
[0053]图15B至15D分别图示了对于处于第四极轻负载条件下的图4中所示的功率转换器和DAC，针对N超过DAC电平的数目(N＝10和N＝20)所模拟的DAC输出电压和目标电压以及补偿输出电压和高侧FET栅极电压；
[0054]图16A和16B分别是对于图1中所示的DAC和对于图4中所示的DAC，针对降压、升压、极限升压和降压-升压转换器所模拟的下冲电压相对于电流负载的曲线图；[0055]图17A和17B分别是对于图1中所示的DAC和对于图4中所示的DAC，针对降压、升压、极限升压和降压-升压转换器所模拟的下冲电压随电流负载变化的表；[0056]图18图示了使用图1中所示的DAC，所模拟的AC输出电压和负载电流针对ABS循环相对于时间的变化；
[0057]图19图示了使用图7中所示的DAC，所模拟的DAC输出电压和负载电流针对ABS循环相对于时间的变化；以及图20是电压源、切换调节器、负载和控制器的示意性框图。具体实施方式
[0058]在以下中，相似的部分用相似的附图标记表示。[0059]DAC和DAC控制逻辑[0060]参照图1，示出了功率转换器1(或“DC至DC转换器”或“切换调节器”)、数模转换器(DAC)2和DAC控制逻辑3。功率转换器1可以采取以下的形式：降压转换器、升压转换器、降压-升压转换器或其他类似类型的转换器。[0061]DAC 2包括用于接收n位DAC代码4(例如8位DAC)的输入以及用于提供对应的模拟输出电压的输出，该模拟输出电压用作功率转换器1的目标电压VTARGET。[0062]在本文中被称为“简单DAC布置”或“简单DAC”的布置中，DAC 2由DAC控制逻辑3控制。如将在下文中更详细说明的，简单DAC布置对于理解本发明是有用的。[0063]DAC控制逻辑3接收n位数字代码和时钟信号CLK，并且向DAC 2供应n位数字代码和基于时钟信号CLK的DAC时钟信号DAC CLK。如果时钟信号CLK的时钟速率太高，则DAC控制逻辑3可以将时钟信号CLK下分频至用于DAC 2的适合速率。
[0064]功率转换器1根据目标电压VTARGET将电压信号VIN转换为输出电压VSYS。功率转换器1包括误差放大器5，该误差放大器直接或间接地接收目标电压VTARGET和转换器输出电压VSYS作为第一和第二输入，该转换器输出电压VSYS被感测并作为反馈电压VFB反馈给功率转换器
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说 明 书
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1。误差放大器5具有输出，该输出经由稳定性补偿节点(或“控制节点”)COMP输出误差信号VC(或“控制信号”)，该误差信号是VTARGET与VSYS之间的误差测量。[0065]功率转换器1被布置为减小控制信号VC的幅度，并且在这样做时，使输出电压VSYS收敛并跟踪目标电压VTARGET。[0066]参照图2，示出了降压-升压转换器形式的功率转换器1的示例。[0067]功率转换器1具有电压输入节点6和电压输出节点7，并且采用具有第一和第二节点(或“相节点”)LX1、LX2的电感器8形式的能量存储元件。第一和第二对开关Q1、Q3、Q2、Q4被用于控制电感器8两端的电压，第一和第二对开关分别由第一和第二驱动器9、10驱动。[0068]在第一对开关中，第一和第三开关Q1、Q3以图腾柱式配置被布置在电压输入节点6与地GND之间。在第二对开关中，第二和第四开关Q2、Q4以图腾柱式配置被布置在电压输出节点7与地GND之间。开关Q1、Q2、Q3、Q4采取适合的功率晶体管的形式，诸如功率MOSFET。[0069]第一栅极驱动器9分别向第一(高侧)和第三(低侧)开关Q1、Q3供应上部和下部栅极驱动信号UG1、LG1。第二栅极驱动器10分别向第二(高侧)和第四(低侧)开关Q2、Q4供应上部和下部栅极驱动信号UG2、LG2。栅极驱动器9、10由环路选择器11控制，该环路选择器由脉冲宽度调制(PWM)信号PWM控制并且将第一和第二PWM信号PWM_BUCK、PWM_BOOST分别输出到第一和第二栅极驱动器9、10。
[0070]输出电流iOUT以及可选地输入电流iIN被感测，并且(多个)感测到的电流被馈送到环路选择器11中。环路选择器11包括过零检测器(未示出)，该过零检测器生成过零检测器信号ZCD(未示出)，该过零检测器信号可以被用于控制栅极驱动器9、10。输出电压VSYS以及可选地输入电压VIN被感测并且被反馈到环路选择器11。[0071]功率转换器1包括合成斜坡生成器电路14，该合成斜坡生成器电路包括跨导(或“gm”)放大器15和调制器电容器CR。电感器电流信息通过使用跨导放大器15感测跨电感器的电压、并且通过生成与电感器电流IL成比例的锯齿形电压斜坡VR而被合成。[0072]迟滞控制部分电路16包括误差放大器5，该误差放大器从环路选择器11接收误差电压VERR，其中VERR＝VTARGET-VFB。误差放大器5经由稳定性补偿节点COMP输出误差信号VC，该稳定性补偿节点被供应给第一和第二电压电平生成器17、18，以用于生成上部和下部窗口电平VW+、VW-，上部和下部窗口电平VW+、VW-分别被供应给第一比较器19的反相输入以及第二比较器20的非反相输入。电压斜坡VR被供应给第一比较器18的非反相输入和第二比较器19的反相输入。
[0073]分别提供第一和第二比较器19、20的输出，以复位SR锁存器21的R输入且设置SR锁存器21的S输入。锁存器21的Q输出作为PWM信号(“PWM”)被供应给环路选择器11。[0074]在斜降期间的调节器下冲[0075]动态改变目标输出电压VTARGET可能会带来重大挑战，尤其是在斜降期间，当尝试在操作条件和模式的全部范围内达成输出电压VSYS的最小下冲时。[0076]调节器1试图将输出电压VSYS控制在相对于目标电压VTARGET的指定公差范围内。如先前所说命的，电源开关Q1、Q2、Q3、Q4由PWM信号PWM_BUCK、PWM_BOOST驱动，并且调节器1调整PWM占空比和频率以调节输出。稳定性补偿节点COMP是主环路稳定性补偿节点。[0077]图3图示了在图1中所示的简单DAC布置中，在针对VIN＝5.4V和VIN＝13.5V的目标电压VTARGET的斜降期间的下冲问题。
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说 明 书
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参照图1和3，DAC控制逻辑3使目标电压VTARGET以指定的斜降速率连续递减到最终
电平。下冲可能会大大超过规范，尤其在轻负载条件下。在本文中，轻负载被定义为约10mA。然而，轻负载和重负载的定义取决于应用。对于轻负载，VTARGET下降得比转换器输出电压VSYS快，并且因此，在转换器输出电压VSYS接近VTARGET时，稳定性补偿节点COMP处的控制电压VC被钳位在其最小电平处。控制电压VC要花费时间来返回到其操作范围。在该时段期间，转换器输出电压VSYS会下冲。在图3中所示的情况下，下冲是43mV。[0079]在许多情况下，下冲可能具有有害影响，诸如当负载是具有HIGH和LOW二元状态的数字系统(诸如IC)、是具有ON阈值电压的电子组件(诸如LED)或是其他依赖于电压电平的系统时，在该情况下，存在用于可靠操作的最小临界电压。[0080]降低功耗的一种方法是降低电源电压。这种情况减小了最小临界电压(例如状态改变时的电压电平)与信号电压(其取决于电源电压)之间的电压净空。如果功率降低到信号电压刚好位于最小临界电压之上的水平，则任何下冲都可能会导致信号电压下降到最小临界电压以下，并且因此在数字系统的情况下生成误差，并且在电子组件的情况下生成噪声(诸如LED闪烁)。
[0081]在斜降期间控制转换器输出电压VSYS[0082]参照图4，示出了功率转换器1和DAC 2，以及DAC逻辑43(在本文中称为“延迟的DAC布置”或“延迟的DAC”)，该DAC逻辑43调节或控制目标电压VTARGET的降低以便减少输出电压VSYS的下冲。
[0083]DAC逻辑43类似于图1中所示的DAC逻辑3，不同之处在于DAC逻辑43包括DAC更新控制块51，DAC更新控制块51基于更新请求信号来控制DAC代码的减少。在一些示例中，PWM信号可以被用作更新请求信号。在其他示例中，可以使用两个或多个信号(诸如PWM信号和在使用了音频频带抑制(ABS)的情况下的ABS信号，ABS信号表示功率转换器1处于ABS状态)来生成更新请求信号。[0084]在斜降期间，如果自上次步进下降以来尚未发生切换循环，则DAC更新控制51使DAC代码中的步进下降延迟(或“等待”)直到已发生PWM切换循环为止。这种情况可以有助于确保DAC 2不被更新，直到转换器输出电压VSYS已达到与先前的DAC代码对应的目标电压VTARGET为止。因此，控制VC被保持在正确的操作范围内，并且因此在DAC达到其最终目标时不存在稳定时间。[0085]DAC 2和DAC控制逻辑45[0086]参照图5，更详细地示出了DAC 2和DAC逻辑43。[0087]DAC逻辑43包括：第一数据锁存器44，用于接收和存储新DAC代码(例如来自微控制器)；DAC控制逻辑45；以及第二数据锁存器46，用于在DAC代码47被发送到DAC 2之前，接收和存储DAC代码47(“当前DAC代码”)。
[0088]DAC控制逻辑45包括DAC时钟生成器50和DAC更新控制51，该DAC时钟生成器基于时钟信号CLK生成DAC时钟信号DAC CLK。
[0089]DAC更新控制51包括斜降检测器52、差计算器53、控制逻辑54、寄存器55以及可选地更新请求信号生成器56。
[0090]斜降检测器52被布置为根据新DAC代码和当前DAC来标识斜降的发生。当斜降被标识时，DAC更新控制51进入以下模式或状态中：该DAC更新控制51控制(或“延迟”)DAC代码47
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中的步进减小。
[0091]响应于斜降正被检测，差计算器53被布置为计算新DAC代码与当前DAC代码47之间的差Δ的初始值。如稍后将说明的，每当DAC代码47减少时，DAC更新控制51就将差Δ减小。差Δ被用于指示DAC 2与供应对应于新DAC代码的目标电压VTARGET有多接近。在本文中，与新DAC代码对应的目标电压VTARGET的点被称为“斜降结束”。[0092]除了别的之外，寄存器52还存储循环数N。循环数N是可编程的或可以被硬编码。循环数N被用于定义DAC控制逻辑45开始控制目标电压VTARGET降低的点(所测量的从斜降结束开始的循环数)。
[0093]DAC更新控制51可以包括更新请求信号生成器56。更新请求信号生成器56包括非门57和接收PWM和nABS的两输入的与门，非门57用于使ABS反相从而生成ABS条(或“nABS”)。[0094]参照图5和6，现在将描述DAC更新控制块51的操作。[0095]当接收到新DAC代码时，DAC更新控制51确定目标电压VTARGET是否正在斜降(步骤S1)。如果新DAC代码与当前DAC代码47相同或更高(更正)，则它等待下一个新DAC代码。[0096]如果斜降被标识，则DAC更新控制51计算新DAC代码与当前DAC代码47之间的差Δ的初始值(步骤S2)。该值Δ被存储在寄存器55中。
[0097]DAC更新控制51通过将电流值Δ与循环数N进行比较来确定是否应开始控制目标电压VTARGET的降低(步骤S3)。
[0098]如果目标电压VTARGET要被控制，则DAC更新控制51等待由PWM或更新请求的上升沿指示的下一个PWM循环开始(步骤S4)。一旦PWM循环开始，则DAC更新控制51等待由DAC CLK的上升沿指示的下一个DAC时钟循环(步骤S5)。[0099]然后，DAC更新控制51将在锁存器46中存储的DAC代码47减小步长(在这种情况下是1)(步骤S6)，并且还将值Δ减小相同步长(步骤S7)。[0100]在步骤S3处，如果DAC更新控制51确定不需要控制目标电压，则它前进至使锁存器46中所存储的DAC代码47步进下降，并在下一个可用的DAC时钟循环处减小值Δ(步骤S5、S6和S7)。
[0101]DAC更新控制51继续该过程，直到DAC输出(即，在锁存器46中存储的DAC代码47)等于新DAC代码为止(步骤S8)。[0102]一旦完成该过程，则过程从步骤S1开始，其中DAC更新控制51等待下一个新DAC代码。
[0103]减少斜降时间
[0104]如先前所说明的，仍参照图4、5和6，使下冲最小化的一种方法常常是将DAC更新延迟到下一个PWM切换循环。例如，这种情况可以通过省略步骤S3或将N设定成较大的数字来达成，诸如针对10位DAC 1024，优选地，N超过DAC电平的数目。[0105]该方法的一个缺点是斜降时间可能会增加，尤其在极轻ILOAD的情况下。
[0106]备选方法是采用仅针对最后N个循环将DAC更新延迟到下一个PWM切换循环，其中选择N以使下冲保持在规范内(即不超过指定值)。因此，这种情况有助于减少下冲，同时也将斜降时间的增加限制为少量。
[0107]该方法允许输出电压VSYS以负载允许的最快速度斜降，直到该输出电压达到最后N个循环为止。在这些最终延迟的更新期间，更新时钟速率DAC CLK还可以(通过控制信号
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CNTL)被降低到其最慢的速率，以进一步减少下冲。[0108]组合的效果是允许控制电压VC在DAC 2继续达到其最终目标电平之前稳定在正确的范围内，从而将下冲最小化，而与简单的DAC布置相比，在所有负载条件下，仅稍微增加了稳定时间(<10％)。[0109]音频频带抑制[0110]参照图7A，在不连续传导模式(DCM)中，可以通过改变切换周期(1/FSW)来控制负载电流ILOAD，其中FSW是切换频率。[0111]参照图7B，尽管可以使用30,000Hz阈值，但是当切换频率FSW下降时，该切换频率可能开始接近并且甚至进入音频频带频率范围，通常在20与20,000Hz之间。这种情况可能会导致音频干扰。
[0112]如果在等于1/FAUDIO的时段内没有切换循环，则ABS可以通过引入切换循环来实现。在ABS切换循环中，没有净能量被传递到输出。如果DAC 2在ABS切换循环时被步进下降，则DAC 2在输出电压VSYS已达到下一个DAC代码之前被更新。问题在于，对于采用ABS的轻负载，VTARGET下降得比输出电压VSYS快，并且因此当输出电压VSYS接近VTARGET，控制电压VC可能会被钳位在其最小电平处。控制电压VC花费时间来返回到操作范围，并且在该时段期间，输出电压VSYS会下冲。[0113]参照图8，再次示出了功率转换器1、DAC 2和DAC逻辑43。[0114]更新请求不仅基于PWM，而且还基于ABS。在ABS循环期间，即，当ABS为HIGH时，禁止DAC代码47的步进下降。[0115]还参照图7C，功率转换器1可以在ABS未被使用(例如，ABS＝0；LOW)以及正在使用(例如，ABS＝1；HIGH)时发信号。[0116]模拟
[0117]使用Cadence Virtuoso(RTM)针对处于各种负载条件下的采用简单的DAC和延迟的DAC布置的降压-升压转换器，对输出电压VSYS、控制电压VC和电感器电流IL进行模拟。[0118]在一些情况下，还会模拟栅极电压Gate Q2，其中栅极电压Gate Q2是外部可用的栅极驱动信号，被用于监测PWM切换循环。然而，应注意，电感器端子电压LX1、LX2也将提供相同的信息。
[0119]模拟设置如下：(1)降压-升压调节器被配置用于升压模式操作；(2)DAC斜降速率被设定为比负载电流允许的速度快，但高负载电流除外；以及(3)负载电流＝轻、中等和高电流负载。在该情况下，极轻负载被定义为大约1mA，轻负载被定义为大约10mA，中等负载被定义为大约200mA，并且高负载被定义为大约>500mA。然而，这些定义可以根据应用而改变。[0120]模拟比较了简单的DAC布置和延迟的DAC布置，在延迟的DAC布置中仅延迟了最后10个PWM循环(除非另有说明)。在每个曲线图的右边更详细地示出下冲区域。[0121]针对比较器输入电压的两个值执行模拟，即VIN＝5.4V和VIN＝13.5。
[0122]图9图示了对于处于第一轻负载条件下的图4中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和电感器电流。
[0123]图10图示了对于处于第二中等负载条件下的图1中所示的功率转换器和DAC所模拟DAC输出电压和目标电压以及补偿输出电压和电感器电流。
[0124]图11图示了对于处于第二中等负载条件下的图4中所示的功率转换器和DAC所模
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拟的DAC输出电压和目标电压以及补偿输出电压和电感器电流。
[0125]图12图示了对于处于第三高负载条件下的图1中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和电感器电流。
[0126]图13图示了对于处于第三高负载条件下的图4中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和电感器电流。
[0127]图14A图示了对于处于第一轻负载条件下的图1中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和高侧FET栅极电压。
[0128]图14B至14D分别图示了对于处于第一轻负载条件下的图4中所示的功率转换器和DAC，针对N超过DAC电平的数目(N＝10和N＝20)所模拟的DAC输出电压和目标电压以及补偿输出电压和高侧FET栅极电压。
[0129]图15A图示了对于处于第四极轻负载条件下的图1中所示的功率转换器和DAC所模拟的DAC输出电压和目标电压以及补偿输出电压和高侧FET栅极电压。
[0130]图15B至15D分别图示了对于处于第四极轻负载条件下的图4中所示的功率转换器和DAC，针对N超过DAC电平的数目(N＝10和N＝20)所模拟的DAC输出电压和目标电压以及补偿输出电压和高侧FET栅极电压。
[0131]图16A和16B分别是对于图1中所示的DAC和对于图4中所示的DAC，针对降压、升压、极限升压和降压-升压转换器所模拟的下冲电压相对于电流负载的曲线图。[0132]图17A和17B分别是对于图1中所示的DAC和对于图4中所示的DAC，针对降压、升压、极限升压和降压-升压转换器所模拟的下冲电压随电流负载变化的表。[0133]图18图示了使用图1中所示的DAC，所模拟的DAC输出电压和负载电流针对ABS循环相对于时间的变化。
[0134]图19图示了使用图8中所示的DAC，所模拟的DAC输出电压和负载电流针对ABS循环相对于时间的变化。[0135]系统
[0136]参照图20，示出了功率管理系统100。
[0137]功率管理系统100包括具有片外电感器8的切换调节器IC 101。功率管理系统100包括电源102(例如电池)和负载103(例如数字系统或(多个)照明组件)。[0138]切换调节器IC 101包括功率转换器1(例如降压升压转换器)和数字核心105。功率转换器1包括功率级(未示出)，该功率极包括功率开关。在一些情况下，功率级可以是片外的，即，切换调节器可以包括控制级(未示出)。[0139]数字核心105包括DAC控制43。包括DAC控制43的数字核心105可以由主机106(例如微控制器或片上系统(SoC)的形式)经由I2C和SMPI总线接口来控制。主机106还可以提供时钟信号CLK。[0140]修改
[0141]应当理解，可以对上文所描述的实施例进行各种修改。这种修改可以包括在对功率管理和其组成部分的设计、制造和使用中已知的等效特征和其他特征，并且可以使用等效特征和其他特征代替或补充本文中已经描述的特征。一个实施例的特征可以由另一实施例的特征替代或补充。
[0142]尽管描述了控制DAC的硬件实现方法(使用在硬件逻辑/电路中实现的DAC逻辑)，
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但是该方法可以在软件中(例如通过MCU/SoC)执行。[0143]尽管斜降以数字方式来检测，但斜降可以使用模拟检测(例如使用微分器)来检测。
[0144]DAC分辨率可以更高，例如高达16位，或更低，例如低至5位或甚至更低。[0145]无需使用迟滞切换转换器。切换转换器可以是采用DAC来设定输出目标的任何形式的切换转换器，并且具有闭环控制系统。
[0146]电感器(可以采取线圈形式)不必在芯片外。
[0147]尽管已在本申请中将权利要求表述为特征的特定组合，但是应当理解，本发明的公开内容的范围还包括显式或隐含地在本文中公开的任何新颖特征或特征的任何新颖组合或其任何概括，无论其是否涉及如任何权利要求中当前要求保护的同一发明以及其是否减轻了与本发明相同的技术问题中的任一个或全部。申请人特此通知，在本申请或由此衍生的任何其他申请的审查期间，新的权利要求可以被表述为这种特征和/或这种特征的组合。
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