基于Cyclone III的电子系
统开发平台
使 用 说 明
2010-10-21
基于Cyclone III的电子系统开发平台
使用说明
本实验平台将先进的大规模可编程器件和单片机技术融合，采用了大规模可编程器件（FPGA）目标板和单片机实验主板独立的结构设计，多种外围设备，功能强大，通用性强，可以完成单元电路到一定使用价值的综合电子系统实验，不仅适用于数字电子技术、单片机技术等课程的实验教学，也适用于EDA技术、可编程器件、数字系统设计、各类电子系统设计竞赛等场合。
本实验平台采用单片机实验主板+FPGA核心目标板+独立功能模块的系统架构设计。实验主板采用Silicon公司的C8051F020单片机为核心的单片机系统；FPGA目标板采用Altera公司的Cyclone III EP3C25为核心的可编程系统；外围扩展设备有DA模块、AD模块、按键模块、显示模块等。
本实验平台的实验板采用双面板工艺，正面印有原理图和符号，文字说明，背面焊有相应元器件，外围扩展设备都以独立模块的形式，若要使用时，将其插在实验主板上即可使用。 一、 主要技术指标 主要功能指标如下：
单片机实验主板：核心芯片C8051F020，器件是完全集成的混合信号系统级MCU芯片，具有64个数I/O引脚；高速、流水线结构的8051兼容的CIP-51内核（可达25MIPS）；全速、非侵入式的在系统调试接口（片内）；真正12位、100 ksps 的8通道ADC，带PGA和模拟多路开关；真正8位500 ksps的ADC，带PGA和8通道模拟多路开关；两个12位DAC，具有可编程数据更新方式；64K 字节可在系统编程的FLASH 存储器；4352（4096+256）字节的片内RAM；可寻址64K 字节地址空间的外部数据存储器接口；硬件实现的SPI、SMBus/ I2C和两个UART串行接口；5个通用的16位定时器；具有5个捕捉/比较模块的可编程计数器/定时器阵列；片内看门狗定时器、VDD 监视器和温度传感器；具有片内VDD 监视器、看门狗定时器和时钟振荡器的C8051F020/1/2/3 是真正能独立工作的片上系统。
FPGA核心目标板：核心芯片EP3C25是ATTERA公司近期推出的CycloneIII中的芯片之一。它采用TMSC的65nm低功耗（LP）工艺技术，内部的逻辑单元为24624，RAM总容量为608KB，嵌入式18*18乘法器为66个，PLL为4个，最大用户I/O引脚数目为214，差分通道为83。其体系结构具有丰富的逻辑、储存器和DSP资源，能够帮助客户针对应用提高系统集成度。从视频和图像处理，到显示和无线通讯，该款芯片都有着广泛的应用，能都用于复杂的数字信号处理
的算法。
独立模块：TLC5510ADC模块：8位并行ADC，最高采样率20Msps；TLC1196ADC模块：8位串行ADC，最高采样速率1Msps；THS5651DAC模块，10位并行DAC，最高转换速率100Msps。 二、 注意事项
1) 使用前请仔细阅读本注意事项
2) 接通电源，电源指示灯亮，表示实验平台供电正常。若指示灯不亮，请
检查电源线连接情况。
3) 请选择合适的FPGA目标板，由于本实验平台的FPGA目标板，按箭头
指示的正确方向安插，插座底端对齐，不得错位、反插或带电插拔。不要随意插拔核心目标板。
4) 如使用中出现异常情况，可按下系统复位键进行复位。 5) 使用独立外围器件是请按照说明安插，安插时请先关闭电源。 6) 请勿将连线与其他焊点或插孔短接，以免损坏电路。 7) 若要接本实验平台以外的器件，请事先询问老师其可行性。 三、 系统主板使用说明 3.1 实验平台结构
图1 实验平台实物图
1：8位数码管显示 2：LCD显示 3：THS5651模块 4：TLC5510模块 5：TLC1196模块 6：核心目标板 7：16位按键 8：4位LED灯显示
实验平台由单片机主板和FPGA核心目标板组成，主板上有单片机下载接口、单片机按键、LED数码管插槽、LCD插槽、目标板插槽、4个LED灯显示、TLC5510模块插槽、THS5651模块插槽、TLC1196模块插槽、4个单片机ADC模拟输入端口、2个单片机DAC输出端口、两个单片机电压比较器输入端口、P0口~P6口通用端口。 3.2单片机实验主板结构
5789610151716132131218421221123
141920252624图2 单片机实验主板实物图
1：8位数码管插槽 4：C8051F020芯片 7：+9V电源接口 10：9V电源指示灯 13：P0口、P3口插槽 16：P6口插槽 19：扩展槽1 22：扩展槽4 25：单片机DA输出口
2：CD插槽 5：+5V电源接口 8：-9V电源接口 11：P1口插槽 14：P4、P5口插槽 17：FPGA目标板插槽1 20：扩展槽2 23：扩展槽5 26：单片机JTAG口
3：ZLG7289芯片 6：地线接口
9：+5V电源指示灯 12：P2口插槽 15：P6口插槽
18：FPGA目标板插槽2 21：扩展槽3
24：单片机内部ADC输入
3.3 核心目标板插座
该插座用于插放FPGA/CPLD核心目标板，提供52个通用I/O供FPGA/CPLD核心目标板与其他实验电路连接。可适配目标板包括：CycloneIII EP3C25、CycloneⅡEP2C5、MAXⅡEPM1270等，插座引脚图如下：
图3 核心目标板插座引脚图
如图3所示，目标板插座分为CN1_0和CN1_1,分别提供了在线编程接口TCK、TDO、TMS、nSTA、TDI，52个通用I/O，PIO0~PIO51， PIOx编号所对应的实际芯片引脚请查阅核心目标板使用说明部分。 3.4 实验平台电路结构及使用范围
实验主板主要由核心目标板、16位按键、4位LED指示灯、8位七段数码管、128*64LCD显示屏、TLC5510ADC模块、TLC1196ADC模块、THS5651DAC模块组成。平台采用了分立模块的思想，根据用户的需求而选择不同的模块组合。这种方法能使平台迅速调整电路结构，增加了系统扩展性，完成更多的实验和开发项目。
实验平台电路结构图
扩展槽1-9VPIO26PIO28PIO30PIO32PIO35GND12扩展槽3扩展槽2PIO39PIO43PIO47GND12910+9VPIO27PIO29PIO31PIO33PIO37+5VPIO41PIO45PIO49+5VPIO14-9VPIO17PIO19PIO21PIO23PIO25GND12910PIO12+9VPIO16PIO18PIO20PIO22PIO24+5V扩展槽4-9VPIO0PIO2PIO4PIO6PIO8GND128位数码管KEY016KEY1位按键910+9VPIO1PIO3PIO5PIO7PIO9+5VDA输出P7口插槽P6口插槽12124个LED指示灯ZLG7289CSCLKDIOINT。。。FPGA插槽TCKTDOTMSnSTATDIPIO0PIO2PIO4PIO6PIO8PIO10PIO12PIO14PIO16PIO18PIO20PIO22PIO24GND12KEY1512+5VGND11121112212231323940PIO1PIO3PIO5PIO7PIO9PIO11PIO13PIO15PIO17PIO19PIO21PIO23PIO25+5VSPEAKERPIO50PIO48PIO46PIO44PIO42PIO40PIO38PIO36PIO34PIO32PIO30PIO28PIO26212231323940CLK2CLK1PIO51PIO49PIO47PIO45PIO43PIO41PIO39PIO37PIO35PIO33PIO31PIO29PIO27PIO48PIO46PIO44PIO42PIO40PIO38PIO36PIO34PIO15PIO13PIO11PIO9P5.0P5.1P5.2P5.3P5.4P5.5P5.6P5.7DA输出口P7口P6口P5.0~P5.3P3.0P3.1P3.2P3.7P3.3LCD_SDILCD_CLK液
晶
LCD_A0屏
插
LCD_RES槽LCD_CSC8051F020单片机P2.0P2.1P2.2P2.3P2.4P2.5P2.6P2.7AD模拟输入口P0口P1口P2口P3口P4口P5口2121212121212AD模拟输入P0口插槽P1口插槽P2口插槽P3口插槽P4口插槽P5口插槽
图4实验平台电路结构图
（1）单片机按键和数码管显示：
在实验平台主板上为C8051F020单片机，按键和数码管显示采用ZLG7289芯片来驱动。其管脚连接如下表所示： 表1：ZLG7289与单片机管脚连接
ZLG7289_pinCS C8051F020_P3^0 ZLG7289_pinCLK C8051F020_P3^1 ZLG7289_pinDIO C8051F020_P3^2 ZLG7289_pinINT C8051F020_P3^7 ZLG7289具体使用请参阅ZLG7289使用手册。 （2）TLC5510ADC模块使用
TLC5510A是采样率最高为20MHz的8位并行高速ADC，PCB原理图如下：
图5：TLC5510ADC模块原理图
模块实物图如下：
图6：TLC5510ADC模块实物图 图7：TLC5510ADC模块结构图
TLC5510如图7所示，TLC5510ADC模块中VIN为采样电压输入端；GND为接地端；及与实验平台连接的插槽1~14引脚的对应关系如表2所示。
表2 TLC5510ADC模块插槽与对应管脚之间的关系
端口号 对应端口 端口号 对应端口
1 -9V 2 +9V 3 CLK 4 D8 5 D7 6 D6 7 D5 8 D4 9 D3 10 D2 11 D1 12 D0 13 GND 14 +5V TLC5510A是CMOS、8位并行、20MSPS、低功耗模数转换器，它采用半闪速结构（semi-flash architecture），单电源5V供电，最大转换速率20MSPS，内含采样和保持电路，具有高阻抗的并行接口和内部基准电阻，转换数据的等待时间为2.5个时钟。该AD转换器速度快，精度高，可用于高速模数转换的场合。 其引脚图如下：
表3：TLC5510A引脚说明
引脚名称 AGND 20、21 ANALOG IN 19CLK 12 D1~D8 3~10 OE 1 VDDA 14、15、18VDDD 11、13 RFFB 23 REFBS 22 REFT 17 REFTS 16 功能描述 模拟地 模拟信号输入 时钟输入 数字转换结果输出 输出使能，当OE=0时，输出使能 模拟电源 数字电源 模拟下限参考 TLC5510A此端接地 模拟上限参考 TLC5510A此端接VDDA
图8 TLC5510A引脚图
TLC5510A工作时序图如图9所示，可以看出，N时刻输入电压在第一个CLK的下降沿被采样，经过2.5个时钟周期，在第四个时钟的输出，即信号从被采集到输出共需2.5个时钟周期。编程时可以在每个时钟周期的下降沿读取转换好的数据。
图9 TLC5510A时序图
转换关系为：
DATA=255×Vin/5V
（3）TLC1196ADC模块的使用
TLC1196ADC模块原理图如图10所示。
图10：TLC1196ADC模块原理图
如图10所示，TLC1196ADC模块中有2片TLC1196芯片，可以同时采样两路信号。其实物图和结构图如下。
TLC1196 图11：TLC1196ADC模块实物图 图12：TLC1196ADC结构图
如图12所示，TLC1196模块中可以同时采样2路电压信号，模块中有两个电压输入口VIN，实验平台的插槽1~8与模块管脚的对应关系如下表所示。 表4 TLC1196模块插槽与对应管脚之间的关系
端口号 对应端口 端口号 对应端口 1 nCS_0 2 CLK_0 3 DO_0 4 nCS_1 5 CLK_1 6 D0_1 7 GND 8 +5V LTC1196-2B是8位、1MSPS 、3线高速串行低功耗AD转换器。供电电压3～6V，模拟信号输入范围0～5V。内含采样和保持电路，具有高阻抗方式的串行接口，完成一次转换需要12个时钟周期。
TLC1196
表5：LTC1196-2B引脚说明
引脚名称 功能描述 片选，低有效 模拟输入端 模拟/数字地 时钟 数字转换输出 参考电压 CS 1 ＋IN，－IN 2、3GND 4 CLK 7 Dout 6 Vref 5
图13 TLC5510A引脚
图14 LTC1196-2B时序图
从时序图可以知道：采样时间tSMPL至少为2.5个fCLK，单次转换时间不少于12个fCLK；片选下降沿离上一CLK上升沿至少13ns，离下一CLK上升沿，CS建立时间tsuCS至少26ns；时钟频率fCLK不高于12MHz。转换关系为
DATA=255×Vin/5V
（4）THS5651DAC模块的使用
THS5651DAC模块原理图如图15所示：
图15：THS5651DAC模块原理图
THS5651DAC模块实物图与结构图如图16、17所示。
THS5651 图16 THS5651DAC模块实物图
图17 THS5651DAC模块结构图
如图17所，THS5651DAC模块中VOout为DAC电压输出、实验平台的插槽1~16端口与模块对应的关系如表6所示。
表6 THSDAC模块插槽与对应管脚之间的关系
端口号 对应端口 端口号 对应端口 1 +5V 2 GND 3 CLK 4 D9 5 D8 6 D7 7 D6 8 D5 9 D4 10 D3 11 D2 12 D1 13 +9V 14 -9V 15 NC 16 D0 DAC 采用THS5651，它是转换率为100MHz的10位并行高速DAC，可编程器件的PIO49为DAC提供时钟信号；PIO38~PIO47为DAC输入数据；转换后的模拟信号输出端口在实验箱的中部（见图1-15），并可通过电位器调节幅度。 THS5651是CMOS、10位并行、100MSPS 数模转换器，5V单电源供电，差分电流输出可达20mA，该DAC转换器速度快，精度高，可广泛适用于有线和无线信号发送，高速数模转换等场合。
表7：THS5651引脚说明
图18 THS5651引脚图
引脚名称 AGND 20AVDD 24CLK 28D1~D8 3~10COMP1 9COMP2 23D[9..0] 10~1DGND 26DVDD 27EXTIO 17EXTLO 15IOUT1 22IOUT2 21MODE 25SLEEP 15
功能描述
模拟地 模拟电源
外部时钟输入，输入数据上升沿锁存信号数字转换结果输出 补偿耦合端 内部偏压设置端 数字信号输入 数字地 数字电源
如果使用内部参考电压，应接地 内部参考电压地 DAC电流输出
DAC电流输出（与 IOUT1互补） DA工作模式选择 休眠使能
其工作时序图如下，可以看到在CLK的上升沿锁存数字信号，在下一个时钟将转换好的模拟信号输出。按实验箱电路接法，DA转换关系为：
Vout=
RCODE1.2V
××Rload×f
1024RBIASR1
CODE1.2V
×
1024RBIAS
=189×
可以通过调节电位器来改
RBIAS变输出电压幅度。
图19 THS5651时序图
四、 EP3C25核心目标板使用说明
EP3C25是ATTERA公司近期推出的CycloneIII中的芯片之一。它采用TMSC的65nm低功耗（LP）工艺技术，内部的逻辑单元为24624，RAM总容量为608KB，嵌入式18*18乘法器为66个，PLL为4个，最大用户I/O引脚数目为214，差分通道为83。其体系结构具有丰富的逻辑、储存器和DSP资源，能够帮助客户针对应用提高系统集成度。从视频和图像处理，到显示和无线通讯，该款芯片都有着广泛的应用，能都用于复杂的数字信号处理的算法。目标板上设有配置芯片（EPCS16）、核心目标板插槽（A、B）、扩展插槽、JTAG下载调试口、AS下载口、有源晶振等。目标板既可与实验主板配套使用，也可独立使用，单独使用时只需提供5V电源，1.2V内核电源、3.3V I/O电源由5V变换得到。目标板的I/O口均已经连接100Ω限流电阻，单独使用时应防止I/O口过流。
图20 EP3C25目标板实物图 图21 EP3C25目标板引脚图
4.1 引脚说明
EP3C25目标板插槽与实验平台主板插槽匹配，目标板插槽引脚排列见图21，
与芯片引脚对应关系见表8。
表8 信号名与芯片引脚对应表
信号名
引脚号
信号名
引脚号
信号名
引脚号
PIO0 28 PIO1 30 PIO2 31 PIO3 32 PIO4 33 PIO5 39 PIO6 42 PIO7 43 PIO8 44 PIO9 46 PIO10 49 PIO11 50 PIO12 51 PIO13 58 PIO14 59 PIO15 60 PIO16 64 PIO17 65 PIO18 66 PIO19 67 PIO20 68 PIO21 69 PIO22 71 PIO23 72 PIO24 76 PIO25 77 PIO26 105 PIO27 106 PIO28 110 PIO29 111 PIO30 112 PIO31 113 PIO32 114 PIO33 115 PIO34 119 PIO35 120 PIO36 121 PIO37 125 PIO38 132 PIO39 133 PIO40 135 PIO41 136 PIO42 137 PIO43 141 PIO44 142 PIO45 143 PIO46 144 PIO47 4 PIO48 7 PIO49 10 CLK1 126 CLK2 128 CLK3 22 CLK4 24 SPEAKER 11 OnBoardClk 91
注：OnBoardClk为板上50M有源晶振输出
对于目标板扩展槽的引脚已经印在对应管脚边上，若有需要使用，则只需在目标板上查询即可。 4.2 下载说明
EP3C25目标板支持JTAG、AS两种下载模式。
JTAG模式既可以对FPGA配置，也可以对FPGA在线调试。该模式下，程序（*.sof）直接下载至FPGA的SRAM中，具有掉电易失性。
AS下载模式是将程序（*.pof）下载到配置存储器中，上电后由配置存储器对FPGA进行配置。由于目标板采用EPCS1配置存储器（Flash，1Mb），在对EP3C25配置时需进行数据压缩处理。下载时需对 Quartus II做如下设置。 选择Assigments => 选择 Deivce，单击Device&Pin Option…（图10）； 在图11中进行相应设置（共3处），其余选项为默认，用户不要随意改动。
图22 Quartus II设置图
图23 Quartus II设置图
一、 USB-Blaster使用说明
下载电缆分为：Byteblaster MV、Byteblaster II和USB-Blaster。
Byteblaster MV支持PS、JTAG下载模式，只支持5V和3.3V器件，目前少有人用；
Byteblaster II具有Byteblaster MV的全部功能之外，还能配置Cyclone和Stratix GX器件，编程EPC/EPCS配置芯片，还支持2.5V和1.8V标准，支持PS、JTAG、AS模式；
USB-Blaster支持JTAG、AS 、PS下载模式，支持ALTERA 公司全系列器件，支持1.8V、2.5V、3.3V 和5.0V 应用系统，支持主动串行配置器件（EPCS1、EPCS4、EPCS16等）、增强配置器件（EPC1、EPC4 等），支持与Nios II 嵌入式软核处理器的通信和在系统调试，支持SignalTap II 嵌入式逻辑分析仪功能，下载速度快，是ByteblasterII 的6 倍，使用方便，只要有USB 口的计算机都能使用USB-Blaster，不要求计算机带有并口。 驱动程序安装：
把USB-Blaster 的USB 连接线与PC 相接；
然后选择高级按装；
选择QUARTUS II 的安装目录下的altera\\quartus51\\drivers\laster；
直至提示安装完成； 选择下载工具：
然后关闭对话框，即可使用USB BLASTER 下载线。
注：当用USB BLASTER多次下载不成功时，可尝试：关闭实验箱电源，重新连接USB BLASTER的连接线。
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