Ｙ９３０７五１分类号ＵＤＣ：密级编号跳频码分多址原理及其应用研究ＴｈｅｐｒｉｎｃｉｐｉｅｏｆＦＨ—ｃＤＭＡａｎｄｉｔｓａｐｐＨｃａｔｉｏｎｒｅａｓｅｒｃｈ学位授予单位及代码：…睦壹堡三盘堂Ｉ！Ｑ！Ｓ§２学科专业名称及代码：．鱼王皇道篮王理笪！旦幽Ｌ申请学位级别：答辩委员会丰席：沦文评阅人：研究方向：逼焦遮垄指导教师：研冗生：王捏亟±奎逃挂一基垂生三生至睦塞壹塞正勤论文起止时唰：！！螋．！！二！！塑：！摘要在通信系统与信息技术飞速发展的今天，移动通信发展比较迅速，做为移动通信系统有很多种，ＦＨ．ｃＤＭＡ移动通信便是其中之一，它主要应用在军事抗干扰通信中。本方则从ＦＨ．ｃＤＭＡ通信系统的结构组成及系统原理等多方面进行了分析和论述。主要介绍了ＦＨ－ｃＤＭＡ系统的基本原理，并对发送端电路实现的方法以及ＦＨ－ｃＤＭＡ同步实现的方法做以综合阐述，最后介绍了ＦＨ．ＣＤＭＡ在ＧＰｓ—ＡＶＬ中的组网方案及其应用。关键词：跳频码分多址同步监控４ＡＢＳＴＲＡＣＴＴｏｄａｖ。ｃｏｍｍｕｎｉｃａｔｉｏｎｓｙｓｔｅｍａｎｄｉｎｆｏｒｍａｔｉｏｎｔｅｃｈ兀ｏｌｏｇｙａｒｅｄｅｖｅｌｏｐｅｄａｔｆｕｌ１ｓｐｅｅｄｉｎｇ，ａｎｄｍｏｂｉｌｅｃｏ田ｍｕｎｉｃａｔ｛ｏｎｄｅｖｅｌｏｐｓｆａｓｔｅｒ．Ｔｈｅｒｅａｒｅｍａｎｖｋ｛ｎｄｓｏｆ【ｒ【ｏｂｉｌｃｃｏｍｍｕｎｉｃａｔｉｏｎｓｙｓｔｅｍｓ，ａｎｄＦＨ—ＣＤＭＡｍｏｂｉ］ｅｃｏｍｍｕｎｉｃａｔｉｏｎｉｓｏｎｅｋｎｄｏｆｔｈｃｍ．１ｔｊｓｍａｉｎｌｙｍａｋｅｓａｎａｌｖｓｉｓａｎｄｄｅｓｃｒＤｔｉｏｎｓｏｆｔｈｅｓｔｒｕｃｔｕｒｅｓｏｆＦＨ—ＣＤＭＡｃｏ唧ｕｎｉｃａｔｉｏｎｓｙｓｔｅｍａｎｄｓｙｓｔｅｍｐｒｊｎｃｉｐｌｏａｎｄｓｏｏｎ．ＩｔｍａｉｎｌｙｉｎｔｒｏｄｕｃｅｓｔｈｅｂａｓｉｃｐｒｉｎｃｉｐｌｅｏｆＦＨＣＤＭＡｓｙｓＬｅｍ，ａｎｄｅｘｐｌａｉｎｓｔｈｅｍｅｔｈｏｄｓｏｆｔｈｅｒｅａｌｉｚａｔｉｏｎｏｆｓｅｎｄｊｎｇｃｉｒｃｕｉｔｓａｎｄＦＨ—ＣＤＭＡｓｖｎｃｈｒｏｎｉｚａｔｉｏｎｓｙｎｔｈｅｔｉｃａｌ１ｙ．ＩｔｆｉｎａｌｌｙｉｎｔｒｏｄｕｃｅｓｔｈｅＦＨ—ＣＤＭＡｎｅｔｗｏｒｋｓｃｈｅｍｅｓａｎｄａｐｐｌｉｃａｔｉｏｎｓｊｎ（；ＰＳ—ＡＶＬ¨Ｋｅｙｗｏｒｄｓ：ＦＨ—ＣＤ姒ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｍｏｎｉｔｏｒｉｎｇ第一章绪论１１引言移动通信可以说从无线电通信发明之Ｆｌ就产生了。１８９７年，Ｍ．Ｇ．马可尼所完成的无线通信试验就是在固定站与一艘拖船之间进行的，距离为１８海里。现代移动通信技术的发展始于上个世纪２０年代，而上个世纪８０年代可以说是移动通信发展的重要时期，因为这个时候一种重要的移动通信体制ｃＤＭＡ体制出现了。ｃＤＭＡ是码分多址的英文缩写（ｃｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ），它是在数字技术的分支——扩频通信技术上发展起来的一种崭新而成熟的无线通信技术。ｃＤＭＡ技术的原理是基于扩频技术，即将需传送的具有一定信号带宽信息数据，用一个带宽远大于信号带宽的高速伪随机码进行调制，使原数据信号的带宽被扩展，再经载波调制并发送出去。接收端使用完全相同的伪随机码，与接收的带宽信号作相关处理，把宽带信号换成原信息数据的窄带信号即解扩，以实现信息通信“”。ＦＨ—ＣＤＭＡ是跳频码分多址的英文缩写（ｒｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉＤｌｅＨｏｐｐｉｎｇＣｏｄｅＡｃｃｅｓｓ），该移动通信在民用通信中并不多见，但在军事抗干扰通信中则是一种常见的通信方式。ＦＨ—ｃＤＭＡ的基本原理是优选一组正交跳频码（地址码／扩频码），为每个用户分配一个唯一的跳频码，并用该跳频码控制信号载频在一组分布较宽的跳频集中进行跳变。事实上，我们可以简单地将ＦＨ—ｃＤＭＡ看作是一种由跳频码控制的多进制频移键控（￣ｌＦＳＫ）。但与普通ｃＤＭＡ的最大不同是，ＦＨ—ＣＤＭＡ的频率分配是由一组相互正交的具有伪随机特性的跳频码来控制实现的，所以我们仍然将其归属于码分多址，同时它又是一种扩频多址。因为，虽然单独从每一跳变时隙的内部来看，ＦＨ—ｃＤＭＡ是一个窄带系统，但从一个较长时间的整体效应来看，ＦＨ—ｃＤＭＡ就是一个宽带扩频系统。而从抗干扰的角度来看，ＦＨ—ＣＤＭＡ就是一种依靠跳频码控制的快速“躲避式”抗干扰技术…１。６１．２论文研究的意义由于ＦＨｃＤＭＡ通信系统在发送端是将待传送的信息数据用伪随机编码调制后再传输，接收端进行解调及相关同步处理，恢复原始信息数据，具有伪码调制和同步捕获跟踪等特点，使得ＦＨ—ｃＤＭＡ移动通信系统具有其他通信方式无法比拟的优点。特别是在电子对抗环境下，采用这种通信技术，是提高通信设备抗干扰能力的最有效措施。而且发射信号通过扩频处理后，几乎近似于噪声特性，这有利于减少对其他通信系统的干扰，同时降低了被“窃听”和被“截获”的机会。再者，窃听者不掌握ＦＨ—ｃＤＭＡ通信系统发射信号所采用的伪码规律，就解调不出有用信息，所以此系统具有通信安全、保密等特点，在当前现代化的电子战中已显示出巨大的优越性。另外。这种通信系统也应用到民用通信中以抗衰落、抗多径、抗网间干扰和提高频谱利用率。具有十分重大的意义”“。因此，研究ＦＨ—ｃＤＭＡ第二章ＦＨ—ｃＤＭＡ系统基本原理２．１跳频跳频是“多频、选码、频移键控”，即用伪码序列构成跳频指令来控制频率合成器，并在多个频率中进行选择的移频键近代。它由所传信息码与伪随机码序列模二加的组合来构成跳频指令，由它来随机选择发送频率。２．２码分多址（ＣＤＭＡ）码分多址是以扩频信号为基础，利用不同码型实现不同用户的信息传输。扩频信号是一种经过伪随机序列调制的宽带信号，其带宽带通常比原始信号带宽高几个量级。常用的扩频信号有两类：跳频信号和直接序列扩频信号，我们本文主要介绍的是跳频码分多址（ｃＤＭＡ）。２．３跳频码分多址（ＦＨ—ｃＤＭＡ）在ＦＨ—ｃＤＭＡ系统中，每个用户根据各自的伪随机（州）序列，动态改变其已调信号的中心频率。各用户的中心频率可在给定的系统带内改变，该系统带宽通常要比各用户已调信号的带宽宽得多，使用的频道是动态变化的。ＦＨ—ｃＤＭＡ中各用户使用的频率序列要求相互正交，即在一个ＰＮ序列周期对应的时间区间内，各用户使用的频率在任一时刻都不相同“２“”１。２．４ＦＨ—ｃＤＭＡ系统结构跳频码分多址移动通信系统原理框图如图２．１所示。回回心蜜吾童图２．１Ｆ卜ｃＤＭＡ系统原理框图基带信号对载波调制后发射，载频来自频率合成器，在跳频序列（常见ＰＮ序列即伪噪声序列：ＰｓｅｕｄｏＮＯｉｓｅｓｅｑｕｅｎｃｃ）的控制下随机跳变（最简单的控制方法是以序列值作为频道号）。收端的本振亦来自跳频序列控制的频率合成器，接收频率随机跳变。当收发两端频率按同一跳频序列随机跳变，并且达到同步时，接收端就可解调出有用信息。当收发两端频率按不同跳频序列随机跳变时，两端频率在任何时刻都不相同或相同的概率极小，即频率序列相互正交或准正交，接收端收不到发射端的信息。以上两种情况，前者对应同地址ＦＨＣＤＭＡ用户正常通信过程；后者对应不用地址ＦＨ—ＣＤＭＡ用户之间互相干扰关系”““。。２．５主要性能指标处理增益和抗干扰容限是ＦＨ—ｃＤＭＡ移动通信系统的两个重要性能指标。处理增益处理增益Ｇ也称扩频增益（ｓｐｒｅａｄｉｎｇＧａｉｎ）它定义为频谱扩展前的信息带宽Ｄ，与频带扩展后的信号带宽ｗ之比：Ｇ＝Ｗ／Ｄ。（２．１Ｊ在ＦＨ—ｃＤＭＡ通信系统中，接收机作扩频解调后，只提取伪随机编码相关处理后的带宽为ＤＦ的信息，而排除掉宽频带ｗ中的外部干扰、噪音和其他用户的通信影响。因此，处理增益Ｇ反映了此通信系统信噪比改善的程度。抗干扰容限抗干扰容限是指ＦＨ—ｃＤＭＡ通信系统能在多大干扰环境下正常工作的能力，定义为：肼＝Ｇ一［（Ｓ／Ｎ）ｏｕｔ＋Ｌｓ］（２．２）其中：Ｍ，一抗干扰容限Ｇ一处理增益９（Ｓ／Ｎ）ｏｕｔ信息数据被正确解调而要求的最小输出信噪比Ｌｓ接收系统的工作损耗例如，一个ＦＨＣＤＭＡ系统的处理增益为３５ｄＢ。信息数据解调的最小的输出信噪比（ｓ／Ｎ）ｏｕｔ＜１０ｄＢ，系统损耗Ｉ．ｓ＝３ｄＢ，则干扰容限Ｍ．＝３５一（１０＋３）＝２２ｄＢ。这说明，该系统能在干扰输入功率电平比扩频信号功率电平高２２ｄＢ的范围内正常工作，也就是该系统能够在接收输入信噪比大于或等于一２２ｄＢ的环境下正常工作…。…。Ｏ第三章ＦＨ—ＣＤＭＡ伪码调制在ＦＨ—ｃＤＭＡ通信系统中，每一个信息信号在发射端都用特定的地址码加以调制，在接收端再用同样的地址码解调出信息信号。这里的调制指的是伪随机序列码调制（简称伪码调制），伪码调制扩展了信号的频谱，因此ＦＨ—ｃＤＭＡ通信从本质上说，是一种扩频通信。３．１伪码调制基本原理伪码调制是通过信息信号和伪码波形相乘实现的，我们知道，在数字信号中波形相乘等效于码序列相加（模２加）。因此在数字通信中，伪码调制就相当于信息码序列和伪码序列的模２加。伪码调制中的信息码序列和伪码序列应具有一定的相互制约关系，具体来说有以下两点：（１）既然伪码调制是模２加，那么在相位上信息码序列和伪码序列就应该严格同步。这就要求伪码序列和信息码序列电路只能用一个时钟。（２）信息码序列一个码元的持续时间一般说来应该等于伪码序列一个周期的持续时间。也就是说伪码序列的码速率应等于信息码序列的码速率的Ｐ倍，其中Ｐ为伪码序列的周期。由此可知，伪码序列所需的时钟频率应等于信息码序列所需的时钟频率的Ｐ倍。因此，伪码调制的结果是使调制后的信号的频率变为信息信号频率的Ｐ倍，即起到了扩展频谱的作用”３““１。３．２ｍ序列的产生伪码序列的种类很多，其中ｍ序列简单、可靠。本文所述的伪码发生器和跳频图案发生器都用ｍ序列。反馈移位寄存器原理在论述ｍ序列的产生之前，有必要介绍一下线性移位寄存器，线性反馈移位寄存器的一般结构如图３．１所示。它由ｎ级存储器、若干模２加法器（组成线性反馈逻辑网络）及时钟脉冲发生器组成。图３．１线性反馈移位寄存器下面以四级（ｒ＝４）移位寄存器为例说明移位寄存器的工作过程。假定四级移位寄存器的初始状态为（Ｃ０，ｃｌ，ｃ２，ｃ３），第一级为ｃ３，第二级为ｃ２，第三级为ｃ１，第四级为ｃＯ。当一个时钟到来时，每级的存数就向右移至下一级，通常末级作为输出。这时移位寄存器的输出就是ｃＯ。与此同时，第三级和第四级的存数ｃｌ，ｃＯ就送入模二加法器，模二加法器的输出即为ｃ４＝ｃ１＋ｃＯ，该输出反馈到第一级，成为第一级的新存数，这时新状态为（ｃ１，ｃ２，ｃ３，ｃ４）。当第二个时钟到来时，移位寄存器的新状态又变为（Ｃ２，ｃ３，ｃ４，ｃ５），此时，ｃ５＝Ｃ１＋Ｃ２，移位寄存器输出为ｃ１。随着脉冲时钟的不断到来，移位寄存器的输出将是ｃＯ，ｃ１，Ｃ２，Ｃ３……称为一个移位寄存器序列，它们满足递归关系：Ｃｎ＝Ｃｎ一３＋Ｃｎ一４。由上面分析知道，ｒ个存储器和若干个模二加法器形成反馈逻辑的移位寄存器称为ｒ级移位寄存器。它的输出序列为ｃＯ，ｃ１，ｃ２，ｃ３……。如果一个ｒ级移位寄存器的反馈逻辑是线性的，就称该移位寄存器为线性移位寄存器，它的输出序列就是一个ｒ级线性移位寄存器序列””“１。最大长度线性移位寄存器序列一个ｒ级移位寄存器共有２’个不同的状态，不管初始状态如何，最多经过２‘次移位后，前２７＋１个状态中必有两个状态是相同的。在这２’个状态中，有一个全Ｏ状态，它输出一个周期为１的Ｏ序列。全０状态表示移位寄存器不工作。显然这种状态是我们所不希望的。在讨论线性移位寄存器时，一般不考虑这种０序列，但在实际中要特别注意避免这种０序列的出现。对于四移位寄存器共有１６个状态，除去全Ｏ状态，共有１ｊ个状态。移位寄存器的状态序列和移位寄存器的输出序列周期是一致的１５个状态序列的周期是１５，所以四级线性移位寄存器的输出序列周期是１５。这是四级线性移位寄存器的最大可能周期，由此可得：ｒ级移位寄存器，除去Ｏ状态输出序列外，所输出的序列最大可能周期为２７～１。我们把这种具有最大长度周期的线性移位寄存器序列称为最大长度线性移位寄存器序列，又称为ｍ序列。前面介绍的四级线性移位寄存器序列就是一个珈序列。ｍ序列是同样级数的线性移位寄存器所产生的最大长度序列，因此它的效率是最高的，这是ｍ序列的一个优点。ｍ序列的最主要优点是，它具有某种随机性，尤其是它的自相关函数具有优良的性质，所以在实际中得到了广泛的应用。我们在前面已经详细介绍了ｍ序列产生的过程，其中，我们很容易知道，伪码发生器（包括下文将要介绍的跳频图案发生器）的主要电路是由移位寄存器和若干模２加法器构成的。此处不对移位寄存器再做介绍，仅在附录１中给出我们所选用的移位寄存器（７４Ｌｓｌ９５）芯片结构、时序关系图等…。３。３．３伪码调制中的分频技术分频原理由于产生ｍ序列的时钟频率（假定为凡）应是产生信息码序列的时钟频率（假定为，：）的Ｐ倍，其中Ｐ为ｍ序列的周期。前面说过，我们只能提供１个时钟（，厂卅）用于产生ｍ序列，产生信息码序列的时钟（，）只能通过Ｐ分频得到，而不能另设一个时钟，那样的话相位就无法一致了。我们知道，通常的分频是２”分频，而Ｐ＝２”１，显然无法直接对时钟进行Ｐ分频。看来只能另辟路径了。在ｍ序列中有这样一个事实，即在ｍ序列的一个周期中有且仅存一个全１状态（连着ｒ个１），所以每两个周期的全１状态的间隔恰好是Ｐ位，这说明全ｌ状态出现的频率厂仝＝．ｆ，／ｐ，于是．，：２厂仝，这样时钟分频（．＿，：＝厶／ｐ）就转化为全ｌ状态检测问题了。分频电路依据上述思想，可以设计出分频电路原理如图３．４所示。图３．４分频电路原理图图中让ｍ序列产生电路的ｒ个并行输出值通过与门。若与门输出为高电平（１），则表明出现了全ｌ状态，与门的输出脉冲的频率就是厶，这也就是我们所需要的时钟频率Ｚ（／；＝凡）。与门输出的脉冲宽度很窄，占空比很小，用它触发得到的信息码序列波形很不稳定。通过图中的单稳态展宽电路可展宽脉冲宽度，增加占空比。由笔者所做实验可知，用展宽后的时钟脉冲触发得到的信息码序列波形质量令人满意。第四章ＦＨ—ＣＤ眦发送端电路的实现４．１跳频信号发送原理在传统的定频通信系统中，发射机中的主振荡器的振荡频率是固定设置的，因而它的载波频率是固定的。为了得到载波频率是跳变的跳频信号，要求主振荡器的频率应能遵照控制指令而改变。这种产生跳频信号的装置叫跳频器。通常，跳频器是由频率合成器和跳频序列发生器（伪码序列发生器）构成的。被传送的信息可以是模拟的或数字的信号形式（图中标示的为信码入），经过调制器的相应调制，便获得副载波频率固定的己调波信号，再与频率合成器输出的主载波频率信号进行混频，其输出的已调波信号的载波频率达到射频通带的要求，经过高通滤波器后馈至天线发射出去。跳频系统的频率合成器输出什么频率的载波信号是受跳频序列控制的。在时钟的作用下，跳频序列发生器不断地发出控制指令，频率合成器不断地改变其输出载波的频率。因此，混频器输出的己调波的载波频率也将随着指令不断地跳变，从而经高通滤波器和天线发送出去的就是跳频信号“““”ｏ”１。４．２跳频图案与跳频频率表跳频图案是由跳频指令控制频率合成器所产生的频率序列。跳频系统中，跳频带宽和可供跳变的频率（频道）数目都是预先定好的。比如说，跳频带宽为５￣ⅡＩｚ，跳频频率的数目是６４个，频道间隔是２５ｋＨｚ。这样，在５Ｍ｝ｌｚ带宽内可供选用的频道数远大于６４个，那么怎样选择出６４个频率来呢？这就是所谓的跳频频率表。根据电波传播条件、电磁环境条件以及敌方干扰的条件等因素来制定一张或几张具有６４个频率的频率表，即ｆｌ，ｆ２，…ｆ６４，另一张可以是ｆｌ’，ｆ２’，…ｆ６４’。如果采用ｆ１，ｆ２，…ｆ６４这张频率表，那么跳频指令发生器则是根据这张频率表向频率合成器发出指令进行跳频的。那么又怎样在这６４个频率中做到伪随机地跳频呢？这就是由跳频指令发生器和频率合成器来实现的。跳频指令发生器主要是一个伪码发生器。伪码发生器在时钟脉冲的推动下，不断地改变码发生器的状态。不同的状态对应于一张跳频频率表中的一个频率。再根据此频率，按照频率合成器可变分频器置位端的要求，转换成控制频率合成器的跳频指令。由于伪码发生器的状态是伪随机地变化，所以频率合成器输出的频率也在６４个频率点上伪随机的跳变，便生成了伪随机地跳频图案。当频率表不同时，虽然用同一个伪码发生器，实际所产生的跳频图案也是不同的。一个好的跳频图案应考虑以下几点：（１）图案本身的随机性要好，要求参加跳频的每个频率出现的概率相同。随机性好，抗干扰能力也强。（２）图案的密钥量要大，要求跳频图案的数目要足够多。这样抗破译的能力强。（３）各图案之间出现频率重叠的机会要尽量的小，要求图案的正交性要好。这样将有利于组网通信和多用户的码分多址。上面谈过，跳频图案的性质，主要是依赖于伪码的性质。所以选择伪码序列成为获得好的跳频图案的关键。本文第三章已详细阐述伪码序列的相关理论，这里就不在细说，下面将简略介绍跳频序列发生器，而重点介绍频率合成器的原理及其实现电路。“。４．３跳频序列发生器本文所述系统的跳频图案发生器结构如图４．１所示。假设有３ｌ级，其特征多项式为：图４．１３１个移位寄存器在本系统中，把３ｌ级序列发生器相邻的５个码元对应的值模２０作为频率控制码，系统中不同的信道在同一时钟控制下进行全同步跳频，跳频图案为同一序列的不同偏移，这样就保证了各信道的频率各不相同，不会产生频率交叠。系统的中频带宽为１０５．０８ＭＨｚ分了２０个频率点，如表所示。表４—１频点表Ｆ１＝１０６．７８Ｆ６＝１２３．９８Ｆ１１＝１４１．１８Ｆ１６＝１５８．３８Ｆ２＝１１０．２２Ｆ７＝１２７．４２Ｆ１２＝１４４．６２Ｆ１７＝１６１．８２Ｆ３＝１１３．６６Ｆ８＝１３０．８６Ｆ１３＝１４８０６Ｆ１８＝１６５．２６１７３．８４Ｍ¨ｚ，Ｆ４＝１１７．１０Ｆ９＝１３４．３０Ｆ５＝１２０．５４ＦｌＯ＝１３７．７４Ｆ１４＝１５１．５０Ｆ１９＝１６８．７０Ｆ１５：１５４．９４Ｆ２０＝１７２．１４初始同步跳时的频率集是从表４一ｌ中２０个频率集合中任意选取三个频点（ＦａＦｂＦｃ），发送顺序为：ＦａＦｂＦｃ，ＦａＦｂＦｃ，ＦａＦｂＦｃ，ＦａＦｂＦｃ……发送端的跳速为３００跳／秒，一共跳２７次。接收端的跳速为１００跳／秒，在与发送端同样的三个频率点上循环搜索，这样在２７次初始同步跳中就可以收到９次同步信息。４．４频率合成器的设计ＦＨ—ｃＤ姒移动通信系统中，频率合成器通常要求捕捉时间短，一般不得超过跳频周期的１０％（因为捕捉过程中无法传送信号），常用的电路有直接数字式频率合成器（ＤＤｓ）及小数分频锁相频率合成器。本文选用直接数字式频率合成器，它采用了近年来迅速发展起来的一种新的频率合成方法。这种方法简单可靠、控制方便，且具有很高的频率分辨率和转换速度，非常适合快速跳频通信的要求。本文将介绍ＤＤｓ的工作原理，并给出基于ＤＤｓ的跳频频率合成器的设计。ＤＤｓ的工作原理及结构直接数字频率合成技术是采用数字化技术，通过控制和位的变化速度，直接产生各种不同频率信号的一种频率合成方法。ＤＤｓ的工作原理是：在参考时钟以的控制下，频率控制字Ｋ由累加器加以得到相应的相位数据，把此数据作为取样地址，来寻址正弦Ｒ（）Ｍ表进行相位一幅度变换，输出不同的幅度编码；再经过Ｄ／Ａ转换器得到相应的阶梯波；最后经低通滤波器对阶梯波进行平滑处理，即可得到由频率控制字决定的连续变化的输出正弦波。ＤＤｓ的输出频率＾、参考时钟频率／ｊ、相位累加器长度Ｎ以及频率控制字Ｋ之间的关系为：，０２Ｋ×厶／２ＮＤＤＳ的频率分频率为：△厶２厶／２Ｎ（４．３）（４．２）由于ＤＤｓ的最大输出频率受奈斯特抽样定理限制，所以可得：厶。。＝厶／２。（４．４）ＤＤｓ的结构原理图４．２所示，它由相位累加器、正弦ＲＯＭ表、Ｄ／Ａ转换器等组成。：一百压秉磊一ｊ图４．２ＤＤｓ的结构原理图参考时钟＾由一个稳定的晶体振荡器产生，用它来同步整个合成器的各个组成部分。相位累加器由Ｎ位加法器与Ｎ位相位寄存器级联构成，类似于一个简单的加法器。每来一个时钟脉冲，加法器就将频率控制字Ｋ与相位寄存器输出的累加相位数据相加，然后把相加后的结果送至相位累加器的数据输入端。相位寄存器就将加法器在上一时钟作用后产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续将相位数据与频率控制字相加。这样，相位累加器在参考时钟的作用下进行线性相位累加。当相位累加器累加满量进，就会产生一次溢出，完成一个周期性的动作，这个周期就合成信号的一个周期，累加器的溢出频率也就是ＤＤｓ的合成信号频率““…。下面将给出一种基于【）ＤＳ的快速跳频频率合成器的设计。基于ＤＤｓ的跳频频率合成器的设计现在流行的ＤＤｓ产品以ＡｎａｌｏｇＤｅｖｉｃｅｓ公司的最多。本文采用的方案也使用ＡｎａｌｏｇＤｅｖｉｃｅｓ公司推出的新一代ＤＤｓ芯片ＡＤ９９５２，该新芯片能以早期ＤＤＳ十分之一的功耗提供频率高达４００Ｍ１１ｚ的内部时钟。图４．２是以ＤＤｓ为核心的跳频频率合成器的结构框图。它主要由ＤｓＰ、ＡＤ９９５２、时间产生电路、滤波器等组成。ＤｓＰ采用ＴＩ公司的ＴＭＳ３２０ｃ５４０２芯片，负责跳频图案的产生，并控制ＤＤｓ芯片ＡＤ９９５２的工作。Ｃ５４０２ＣＬＫＸＤＸＤＲＦＳＸＡＤ９９５２ＳＣＬＫＳＤｌ０ＳＤ０ＣＳＢ—厅．—Ｊ时钟Ｉ．．．．．．．．．．．．＿一１．．．．．．．．一图４．２ＤＤｓ跳频频率合成器的结构框图ＡＤ９９５２内含振荡电路，因此外加一晶体就可产生系统时钟。也可以不用内部振荡电路而直接引入外部时钟信号。外部时钟信号可以是单端信号或差分信号，并且可以通过配置相应的控制寄存器和控制信号，得到不同的时钟模式。为了减少共模干扰，通常采用差分外部时钟输入方法。本电路中使用高稳定度的有源晶振，然后由差分接收器ＭｃｌｏｏＬｖＥＬｌ６Ｄ将晶振输出的单端信号转换为符合ＡＤ９９５２的差分信号。ＡＤ９９５２与ＤｓＰ的接口设计ＡＤ９９５２与以往的ＤＤｓ芯片不同，只有串行接口，没有并行接口。ＡＤ９９５２串口是同步串行通信口，易于和工业上的微控制器和微处理器相连：且兼容大多数的步传输格式，可支持ＳＰＩ协议和Ｉｎｔｅｌ８０５１ＳＳＲ协议。在本方案中就使用了ＳＰＩ协议。ｓＰＩ是Ｍｏｔｏｒｏｌａ公司推出的一种同步串行接口，支持高的数据传输速率，是目前使用比较多的串行总线接口；ＳＰＩ接口是一种主从式配置，包括１个主设备和１个或者多个９从设备。ｓＰＩ接口有四个信号：串行数据主入从出信号（ＭｌｓＯ）、串行数据主出从入信号（ＭＯｓＩ）、串行时钟信号（ｓｃＫ）、从设备使能信号（ｓＳ）。ＴＭＳ３２０Ｃ５４０２芯片提供一种多通道缓冲串行口（ＭｃＢｓＰ），通过相关的控制和配置寄存器，可支持多种串行通信方式和协议。ＭｃＢＳＰ中的传输时钟具有停止模式控制选项，保证了与ｓＰＩ协议的兼容。ＭｃＢｓＰ包括６个引脚，分别是串行数据发送信号（Ｄｘ）、串行数据接收信号（ＤＲ）、发送串行时钟信号（ＣＬＫｘ）、接收串行时钟信号（ｃＬＫＲ）、发送帧同步信号（ＦＳＸ）和接收帧同步信号（ＦＳＲ）。当ＭｃＢｓＰ设置为停止方式时，发送和接收在内部实现同步，这使得ＭｃＢｓＰ可作为ｓＰＩ的主设备或者从设备。ＭｃＢｓＰ的发送时钟（ＣＬＫｘ）对应于ｓＰＩ串行时钟（ＳＣＫ）；发送帧同步信号（ＦｓＫ）对应于ｓＰＩ使能信号（ｓｓ）。方案中ＤｓＰ为主设备，ＡＤ９９５２为从设备，二者之间的连接见图４．２。发送输出信号ＤＸ作为ＭＯＳＩ，接ＡＤ９９５２的ｓＤｌＯ；接收输入信号ＤＲ作为ＭＩｓＯ，接ＡＤ９９５２的ｓＤＯ。ＭｃＢｓＰ通过提供串行时钟来控制传输，ｃ１．Ｋｘ只在包传输期间有效，当不进行包传输时，它保持无效。ｃＬＫｘ引脚此时应设置为输出，ｃＬＫＲ引脚在内部与其相连。ＭｃＢｓＰ的Ｆｓｘ引脚为从设备提供一个使能信号ＳＳ，此时ＦＳＫ引脚设置为输出，在每个包发送时，产生一个帧信号。同时，数据延时参数必须设为“１”。第五章ＦＨ—ＣＤＭＡ接收同步实现方法为了实现收、发双方的跳频同步，收端首先必须获得有关发端的跳频同步的信息，它包括采用什么样的跳频图案，使用何种频率序列，在什么时刻从那一个频率上开始起跳，并且还需要不断地校正收端本地时钟，使其与发端时钟一致。根据收端获得发端同步信息和校对时钟的方法不同而有各种不同的跳频同步方式。跳频同步方式有自同步法，同步字头法和参考时钟法等。同步字头法是用一组特殊的码字携带同步信息，把它插入跳频地址码中，收端根据同步字头的特点可以从接收到的跳频信号中识别出来。参考时钟法是由高精度时钟实时控制收发信机的跳频程序。本文采用的数字式跳频同步搜索电路属于自同步法，这种方法的特点是可以自动迅速地从接收到的跳频信号中提取同步信息，而不需要同步字头，可以节省功率损耗，且具有较强的抗干扰能力““。５．１跳频信号的起始同步在跳频通信中，接收机产生的本地码必须与收到的地址码相匹配，才能正确的相关解调。因此，必须要实现收发码钟源同步。由于时间和频率的不确定性，所以同步的过程，就是搜索和消除时间及频率偏差的过程，以保证收发双方码相位和载频的一致性，使系统达到同步。ＦＨ—ｃＤＭＡ通信系统的同步捕获时间短。因为在该系统中，地址码速率低，码长也短。同步方法实际上是为了搜索时间和频率差所采取的方法。一般首先搜索最大可能出现的范围，然后才有希望在较小范围上搜索时间和频率差。ＦＨ—ＣＤ姒通信系统的同步包含：（１）频率同步。使发送信号载频和接收本地信号之差落在中频率形滤波器的通带内。（２）跳频图案同步。跳频接收机本地载频随时Ｔ跳变的图案必须与发送端跳频图案相同。（３）跳频码元同步。跳频通信收发两地跳频速率和起始相位应在允许的范围内，即小于ｌ／２个码元。（４）失步检测判决。能及时准确地判定通信系统的失步“１。５．２数字式跳频同步搜索电路典型的数字式跳频同步搜索电路如图５．１所示。图５．１数字式跳频同步搜索电路搜索电路启动本地伪码发生器，控制跳频频率合成器产生跳频信号。如果此信号与输入信号同步，则相关器输出为中频，包络检波器输出为高电平，判决输出为“１”，计数器计入“１”的数。若跳频点数是Ｍ，规定Ｍ个跳频点中有Ｋ个频率相一致，就认为已经捕获到了跳频信号，接着就发出“停止搜索、开始跟踪”指令。一般说来，Ｍ、Ｋ的数值都在几到几十的范围内，因此捕获时间比较小。跳频同步还需考虑系统的捕获概率和虚警概率。（１）在没有同步信号时，由于存在单频干扰（有意施放的干扰或者无意的其他跳频信号形成的干扰），这种频率落到相应的频隙内，就有可能被认为同步信号，形成虚警。（２）在有同步信号时，由于干扰抵消了有用信号，因此，将引起同步的漏检或失误。正是由于虚警和漏检的存在，所以通常规定Ｍ个跳频点中只需Ｋ个被检测到即确认同步（Ｋ＜Ｍ）。５．３跳频同步识别同步识别是ＦＨ—ｃＤＭＡ通信系统中同步捕获的一个组成部分。它的作用是确认接收机已经搜索到同步码，系统已经处于同步状态，这时接收机停止搜索进入跟踪状态。显然，同步识别要做到捕获概率要大，漏检和虚警概率要小。即真正的同步状态不漏掉，虚假的同步状态也不让其虚报。２２首先我们分析跳频系统处在最危险的干扰一一单频连续干扰下的虚假同步概率只．和同步漏检概率％。设有用信号跳频点数为Ｍ，相应有Ｍ个频隙，如果存在有础ｚ个单频干扰，每个个单频干扰等概率地分布在Ｍ个频隙中，并且具有相等的概率。典型的跳频系统取肝０．１。当有用信号不存在时，ｏＭ个单频干扰会落在接收机同步搜索电路中，每一个频隙的虚假同步概率是只＝ａ。根据Ｍ个取Ｋ的判决准则，系统的虚假同步概率是：Ｍ只２∑ｃ。’（只，）７（１一鼻）”一’』＝Ｉ＾，＝∑ｃ。Ｍ∥（１一口）“７面（５．１）当有用信号存在时，设有用信号幅度皿＞Ａ（门限电平），一般取门限电压Ａ＝０．７０７爿。，爿．为干扰信号幅值。彳，和爿，的相角口在［（），２石］内均匀分布，如果满足关系√喀２＋４２—２一。爿．ｃｏｓ口＜Ａ，就形成一个频隙同步信号漏失”１。为使跳频同步系统的同步检测概率大，虚假概率和漏检概率小，需要进行同步识别。图５．２为跳频同步识别和跟踪误差检测电路。它由积分器，取样保持、加法器、差动放大器以及门限比较器所组成。Ａ、Ｂ两路是为了防止接收码序列与本机码序列相差一个码元而被搜索，故采用正交分集的方法。Ａ、Ｂ两路为正交分量，它们经积分清洗、取样保持、平方求和。当相位差ｆ＝Ｔｃ／２时，其相关值为Ｌ／２，通常以此值为门限１，用于捕获的判决值。当同步信号出现时，求和输出值经抽样后将出现峰值，它大于门限１，于是在比较器的输出端有脉冲输出到计数器。计数到Ｋ时，表示捕获成功，于是计数器输出捕获成功指令，使系统由搜索转到跟踪状态。跟踪误差检测电路在下一节中进行讨论。图５．２跳频同步识别和跟踪误差检测电路５．４同步跟踪同步一旦被确认，搜索过程便告结束，转入跟踪状态。所谓跟踪，就是使本地地址码相位一直跟随接收到的信号码相位的变化，且一直保持在一个码元范围之内，这种自动调节相位的作用过程称为跟踪。当跟踪发生偏差时，用适当的方法感受这一偏差，产生控制信号，再由控制信号驱动执行元件，使系统回到平衡状态。本文介绍一种跳频系统中较常用的同步跟踪方法。在跳频系统中当同步脉冲码元被捕获后，同步系统就转到跟踪状态，将捕获时所得的相位精度Ｔｃ／２进一步提高，即把同步区问降低到更小，并保持着这个精度。这就要求如图５．３所示的检测特性曲线。它能给出误差数值和误差的符号，即本地地址码相位导前或滞后于信号地址码。根据误差的符号和数值就可以进一少减少相位差，导前一滞后门就可产生这样持性的曲线…。．厂］、一Ｔｃ差值０Ｔｅ，２Ｔｃ—Ｔｃ，２＼／４ｔ图５．３检测特性曲线图５．４跳频ｌ司步作用流程图ＦＨ—ｃＤＭＡ通信系统的同步作用流程如图５．４所示。由图５．４和图５．３可见，当搜索成功指令发出，使同步由搜索转到跟踪时，在此指令作用下，本地取样脉冲速率增加一倍，即一个码元同期内取两个样品。在Ｔｃ／２点取一个样品，在Ｔｃ点取出另一个样品，分别送到运算放大器的同相输入端和反相输入端，比较两个样品的大小，得到带有符号的误差信号，然后与门限２比较，根据误差信号的符号，发出本地时钟进位指令，或退位指令，向前或向后步进一定的数值，然后重复上述过程，直到误差信号的绝对值小于门限２，便表示跟踪达到了所需要的精度，并保持现行的同步关系。５．５ＦＨ—ＣＤＭＡ系统主要硬件电路设计系统总体硬件电路我们曾在第二章给出了ＦＨ—ｃＤＭＡ系统的原理框图，并简要介绍了它的基本工作原理。现在，我们对该系统的主要硬件电路做比较详细的研究。根据本文前面的理论研究，发射端和接收端硬件电路设计如图５．５、图５．６所示。图５．５发射端端硬件电路ＡＤ６６５４Ｉ苄妻；禽璃字ｌ—咂回晒卜圃ＡＤＳＰ＿ＢＦ５３３ｌ与跟踪ｌｉｌ氅黪ｌ图５．６接收端硬件电路图发射端的硬件电路已在第四章详细介绍，并且本文在附录２中详细介绍了ＡＤ９９５２芯片。在接收端部分，接收到的信号经过ＡＤ６６５４后直接变换到基带，以１６位方式并行输出。首先用ＡＤｓＰ—ＢＦ５３３控制ＡＤ６６５４在一个定频上等待同步头，进入ＤｓＰ同步拥获程序；一旦捕获到同步信号，ＤｓＰ即启动跳频码序列发生器，控制查询跳频图案表产生ＤＤｓ控制字，由该控制字查询预先存储在存储器中的正弦表，产生与发射机同步跳变的载波信号。待跳频同步后，将跳频的基带ｌｒｓＫ信号解调出来，然后进行解交织，并经维特比译码后输出信息。上述产生跳频图案、跳频同步跟踪以及信道解调译码过程均在ＡＤｓＰ＿＿Ｂｒ５３３中完成。ＡＤｓＰ—ＢＧ５３３与ＡＤ６６５４的接口设计ＡＤ６６５４具有８／１６位微型口、串行外设接口、同步串口控制接口，频率控制字可以通过上述三种方式写入，但同一时刻只能采用一种方式进行控制。本文采用串行外设接口写入方式。ＳＣＫＳＣＬＫ里兰学ＤＳＡＤＳＰ—ＢＦ５３３ＭＯＳＩＳＤ工、（主设备）ＡＤ６６５４｝瓜Ｓ０ＳＤＤ（从设备）ＰＦ２／ＳＣＳＭＯＤＥ图５．７ＡＤｓＰ—ＢＦ５３３与ＡＤ６６５４接口关系图如图５．７中，ＡＤｓＰ—ＢＦ５３３的ｓｃＫ是输出时钟；ｓＰＩｓｓ是主设备从设备选择信号，ＳＰＩｓｓ置低使能ＡＤｓＰ—ＢＦ５３３为从设备，ｓＰＴｓｓ置高使能ＡＤｓＰ—ＢＦ５３３为主设备，在这里ＡＤｓＰ—ＢＦ５３３作为主设备使用，因此置为高电平，接ＶＤＤ（３．３Ｖ）；ＭＯＳＩ是主设备输出／从设备输入引脚，在这里作为发送数据引脚；ＭＩｓＯ是主设备输入／从设备输出引脚，在这里作为数据输入引脚；通用Ｉ／０引脚ＰＦ２作为片选信号，与ＡＤ６６５４片选信号／ｓｃｓ相连。ＡＤ６６５４的ｓＤＩ是串行数据输入线，ｓＤ０是串行数据输出线，ｓｃＬＫ是时钟信号，ｓＴＦｓ和ｓＲＦｓ分别是发送和接收帧同步信号，置为低电平，接ＧＮＤ，即默认为已同步。在ＦＨ—ｃＤＭＡ通信系统设计过程中，接收端采用ＡＤ６６５４作为接收机前端，省去多级混频结构，进一步简化了设计，同时有利于高速跳频接收机的实现。第六章ＦＨ—ＣＤＭＡ在ＧＰｓ—ＡＶＬ系统中的应用ＦＨ—ｃＤＭＡ通信技术具有很强的抗干扰能力、低功率密度隐蔽传输以及任意选址的性能，特别是采用伪随机码，扩频信号又有白噪声那样的极其尖锐的相关特性，从而使它的应用范围更加广泛。６．１ＧＰＳ—ＡＶＬ系统全球卫星定位移动车辆监控系统（Ｇ１０ｂａｌＰｏｓｉｔｉ（１ｎｉｎｇｓｙｓｔｏｍ—ＡｕｔｏｍａｔｉｃＶｅｈｉｃｌｅＬｏｃａＬ｛ｏｎ，简称ＧＰｓＡＶＬ）是在全球卫星定位系统ＧＰＳ、地理信息系统ＧＩＳ（ＧｅｏｇｒａｐｈｙＴｎｆｏｒⅢａｔｉｏｎｓｙｓＬｅｍ）和移动通信网技术上实现的移动目标管理系统。ＧＰｓＡＶＬ系统由指挥监控基站和移动车载单元两部分组成。目前，ＧＰｓ—ＡＶＬ系统存在的问题主要有：车载单元与龉控中心之间的动态数据交换速率低、ＧＩｓ电子地图的实时显示和实时报警速度慢、容量和信道的使用效率不高。随着现代反高科技作案和反电子对抗课题的提出，这些问题更加突出，并且增加了通信的隐蔽性、保密性和抗恶意干扰、抗多径衰落的要求。为此，可在原有普通电台系统的基础上加以改进，综合跳频通信（ＦＨ）、码分多址（ｃＤＭＡ）、时分多址（ＴＤＭＡ）等多种技术，采用全新的小区制两级蜂窝组网方式和通信协议组建ＧＰｓ—ＡＶＬ系统，所设计的系统组成原理如图６．１所示。图６．１跳频ＧＰＳ－ＡｖＬ系统原理图６．２ＦＨ—ＣＤＭＡ在ＧＰｓ—ＡＶＬ系统中应用设计跳频图案设计由前面章节内容，我们已经知道，跳频图案的选择对跳频通信系统性能的好坏有决定性的影响。由于各用户的跳频超始相位不同，传输延时差异等因素，要做到跳频图案无相互干扰极其困难。跳频频隙的”击中”（或者称为”碰撞”），可用参数汉明相关来衡量。在此暂且不对参数汉明相关作一步的研究。我们对ＧＰＳ—ＡＶＬ系统中所采用的跳频图案设计要求如下：（１）每个跳频序列都可以使用频隙集合中的所有频隙，以实现处理增益最大；（２）跳频序列数目尽量多且实现电路尽量简单，以实现多址通信；（３）跳频序列集合中任意两个跳频序列在所有相对时延下，发生频隙重合的次数应尽可能少，同时跳频序列集合中的任意跳频序列与其跳频平移序列的重合次数也应尽可能少，即要求汉明互相关和汉明白相关越小越好；（４）跳频序列应有良好的均匀性、随机性和较大的线性复杂度，以使系统具有良好的抗干扰性能，且令敌方不能利用以前传输的频率信息预测当前和以后的频率；（５）跳频序列应能实现宽频隙跳频，以对抗宽带阻塞干扰、跟踪干扰和抗多径衰落。跳频图案实现电路理论分析表明：假设频隙重合次数为ｋ，频隙数目ｑ＝Ｐ”（ｐ为素数），性能最优的跳频序列码是长度为ｌ。＝ｑ一１，信息元为ｂ＝ｋ＋ｌ的（Ｌ，ｂ）Ｒｓ码。它为非重复序列族，序列数目为ｑ；序列汉明白相关旁瓣为Ｏ；两序列在任意相对时延ｔ下，汉明互相关不大于１。在本系统中，设定ｋ＝１，ｐ＝２，ｎ＝５，ｑ＝∥＝３２则Ｌ＝ｑ一１＝３１，ｂ＝ｋ＋１＝２。为实现宽频隙跳频，采用对偶频带法构造跳频序列族，可满足设计要求。假定跳频频隙不小于３２△ｆ，选取（３１，２）Ｒｓ码，跳频序列按如下步骤构造：（１）在频隙集合Ｆ＝｛０，１，…，６３）上构造两个区间频带，分别为：Ｆ１＝｛０，１，…，３１）１７２＝｛３２，３３，…，６３｝（２）选择ｎ＝５次本原多项式：（６．１）（６．２）．厂０）＝ｘ５＋ｚ２＋１（６．３）（３）以厂ｂ）为联接多项式的ｍ序列发生器产生非零状态序列Ｇ＝｛口１ａ２……盯３１）（６．４）（４）在Ｇ的各项加上一个该ｍ序列的固定状态Ⅱ。２｛ｖ，ｖ：……ｖ，｝，即可生成区间Ｆ１和Ｆ２上的两族非重复跳频序列：ＳＩ，（ｊ）＝｛ｓｌ。（ｊ）２口，＋口。，ｊ５ｌ，２…，３１）ｊ２ｌ，２…，３ｌ｝（６．５）（６．６）Ｓ２。（ｊ）２｛Ｓ２，（ｊ）２口，＋口。＋３２，式中，加法按逐位模２运算；（５）组合区间Ｆ１和Ｆ２上的两族跳频序列得到新的一族跳频序列ｓ。（ｊ）。由于跳频频隙不小于３２△ｆ，所以实际上ｓ。（ｊ）在区间１７ｌ和Ｆ２上的跳频频隙相互交错，即：当ｊ＝２ｎ时，Ｓ，（ｊ）＝Ｓ．。（ｊ）当ｊ＝２ｎ＋１时，Ｓ，（ｊ）２ｓ２。（ｊ）其中ｎ＝Ｏ，１，２，……跳频序列的Ｓ。（ｊ）实现电路如图６．２所示。（６．７）（６．８）图６．２基于（３１．２）Ｒｓ码的宽频隙跳频序列的实现电路６．３频率合成技术的实现系统跳频锁定时间主要由锁相环跳频锁定时间决定，对于半双工电台还得解决发射接收功放电路的切换时延问题。本文所述ＧＰＳＡｖＬ系统系统采用全双工电台，频率合成器采用日本富士通公司的ＭＢｌ５０４，工作频段为４０３。４４３ＭＨｚ，参考频率为＾＝２５ｋＨｚ。为了既考虑鉴相波纹的抑制能力，又要兼顾环路的瞬态特性，选取‘ｍ０．７０７ｕｎ≤ｕＲ／５。根据Ｅ、∞ｎ及环路增益可唯一确定环路滤波器Ｒｃ常数。考虑到增加ＰＬＬ环路增益可以缩短环路锁定时间，在环路滤波器之后，再增加一级集成运放。则锁相环环路换频锁定时间ｆ。可以按如下近似公式计算：（６．９）但实际电路中由于串行送数的局限和电路中分布参数的影响，，。为理论值的５～６倍左右，小于ｌｍｓ。６．４跳频同步的硬件设计我们知道，跳频同步包括同步捕捉和同步跟踪两个过程。首先由捕获过程保证跳频图案的同步，然后进行载波同步跟踪和码元同步跟踪。同步捕捉可利用ＧＰｓＯＥＭ模块的高精度秒脉冲信号进行同步。秒脉冲信号的起点精度△ＴＬＴｃ可达±１ｕｓ，甚至为±５（）ｎｓ，其秒脉宽为１００ｍｓ，上升沿是世界协调时ｕＴＣ（ｕｎｉｖｅｒｓａｌ现如图６．３所示。Ｔｉｍｅｃ００ｒｄｉｎａｔｅｄ）时刻。电路实图６．３ＧＰＳ—Ｏ聊模块高精度时钟授时同步电路秒脉冲信号１ＰＰＳ经微分电路得到窄脉冲秒信号，对分频电路定时清零，从而做到本地的毫秒时钟与ｕＴｃ同步。分频电路得到的周期为５ｍｓ的脉冲信号送往ＣＰｕ的中断／ＩＮＴＯ，作为跳频图案同步信号。跳频速率为２００ｈｏｐ／ｓ，即跳频时隙间隔△ｔ１为５ｍｓ；假设信息传输速率为１００ｋｂ／ｓ，即信息元宽度△ｔ２为１０ｕｓ，则跳频码元同步时间误差和信息码元同步时间误差分别为：垒互：堡坐：ｌｕｓ／５ｍＳ－ｏ．０２％（６．１０）堡盟：Ｉｕｓ／１０ｕｓ：１０％△ｆ２（６．１１）所以可以不加码元同步跟踪电路，而载波同步跟踪则可以由锁相环电路实现。采用高精度时钟授时同步组网有如下优点：在任一时隙中各用户发射的是彼此互不相同的频隙，不会相互干扰；可对抗敌方利用单一频率的方法进行测向，因为在任一时隙中各用户发射互不相同的所有频隙。６．５ＧＰｓ—ＡＶＬ系统组网方案网络结构为两级星形蜂窝跳频（ＦＨ）通信系统，由两个固定基站和八个移动基站组成，用以监控ＧＰｓ—ＡＶＬ系统的警车、运钞车、消防车、救护车等近两百部ＧＰｓ移动车载单元。网络拓朴结构如图６．４所示。ｏ图６．４ＧＰＳ—ＡＶＬ系统网络结构不意图两个固定基站为原系统之大功率基站，由时分双工改为码分双工，即发射和接收各选用一幅相互正交的跳频图案以实现收发并行处理。而移动基站为码分双工，每个移动基站的发射和接收机亦各选用一幅相互正交的跳频图案以实现收发并行处理。监控中心节点、移动基站和移动车载单元的电台完全一致，统一的电台系统便于维护和更换。每个移动基站容量设定为管理３２部移动车载单元，８个移动基站足以管理２５６部移动车载单元。每４个移动车载单元的ＧＰｓ定位信息以ＴＤＭＡ的方式汇接成１个移动基站的数据，而移动车载单元靠ｃＤＭＡ方式区分移动基站；移动基站再将移动车载单元的ＧＰｓ定位信息发送给固定基站，每４个移动基站的数据亦以ＴＤＭＡ的方式汇接成１个固定基站的数据，移动基站亦靠ＣＤＭＡ方式区分固定基站；然后由监控中心的两部电台并行接收来自两个固定基站的数据，最后存入动态数据库以备进一步的处理和实时ＧＩｓ电子地图显示。在同一小区内，离基站近的和远的移动车载单元虽然按同一跳频图案通信，但由于它们被安排在不同的时隙上通信，所以离基站远的信号不会被离基站近的信号所掩盖，即ｌ哪／ＣＤＭＡ—ＴＤＭＡ系统能在频域和时域上使远近信号完全分开。因此无须采用自动功率控制技术，即可解决扩频通信系统的“远近效应”问题。ＦＨ—ｃＤＭＡ通信技术还可以在跳频电台领域，如用在干扰较大的环境下的移动通信、战术通信及工业企业管理通信，还可以解决战术导航、敌我识别、信息传输等等。此外，ＦＨ—ｃ踟Ａ通信技术在矿山、油田，特别是沿海、边境地区的保密通信，隐蔽通信等也非常适用。总之，ＦＨ—ＣＤＭＡ移动通信系统已经深入到我们生活的每一个角落，研究它具有十分重大的意义。结论本文对ＦＨ—ｃＤＭＡ（跳频码分多址）的主要原理、具体硬件电路等做了详细的阐述，并在本文最后应用ＦＨ—ＣＤＭＡ技术，改善了ＧＰｓ—ＶＡＬ系统，并展望了ＦＨ—ＣＤＭＡ的前景，对ＦＨ—ＣＤＭＡ的发展充满信心。该系统具有极强的抗人为宽带干扰、窄带瞄准式干扰、中继转发式干扰的能力，有利于电子对抗。如果再采用自适应对消、自适应天线、自适应滤波，可以使多径干扰消除。值得注意的是，ＦＨ—ｃＤＭＡ移动通信系统也存在它的不足之处：（１）信号的隐蔽性差，特别是在慢速跳频时，跳频信号容易被敌方侦察、识别与截获。（２）抗多频干扰及跟踪式干扰能力有限。（３）由于技术限制，现有的跳频器在产生跳频带宽、快的跳频速率、伪随机性好的跳频图案上受到一定限制，更优良的快速跳频器有待开发。但是，ＦＨ—ｃＤＭＡ移动通信技术毕竟是从上世纪五十年代发展起来的，现多在军用电子对抗方面，是一项非常成熟的技术。因此，尽管有不足之处，但量其利弊，ＦＨ—ｃＤＭＡ技术还是在多方面得到了广泛的应用。致谢本论文是在指导老师李洪祚教授的热忱关怀和悉心指导下顺利完成的。从选题、选材、材料的整理、主要理论思想的定位到论文的撰写无不倾注着他的心血。他严谨的治学态度，渊博的学识，丰富的经验，实事求是的工作作风，使我大受裨益，为我以后的工作生活作下了良好另外，在查阅相关书籍、资料时，得到老师、同学们的很多帮助，他们都给了我许多中肯的建议，让我在查阅过程中节约了很多时间，提高了效率。所以，我非常感谢所有帮助过我的老师、同学，本论文的完成，也是离不开他们对我点点滴滴的帮助的。３７铺垫。参考文献［１］聂涛蜂窝移动通信工程设计人民邮电出版社１９９７一ｏｌ一０１［２］尹锁柱，郑继禹．移动通信技术与电路［Ｍ］．重庆：重庆大学出版社，１９９２．第５８—７４页［３］常永宏第三代移动通信系统与技术人民邮电出版社２００２一０９—０１［４］高玉良，李延辉，俞志强．现代频率合成与控制技术．北京：航空上业出版社，２００２．第２４—３８页［５］任丽香，马淑芬，李芳慧．ＴＭｓ３２０ｃ６００００系列ＤｓＰ的原理与应用．电子工业出版社，２０００．第１２２—１６５页［６］沈风麟，叶中付，钱美玉．信号统计分析与处理．中国科学技术大学出版社，２００２，第１０２一１０６页［７］梅文华．跳频通信地址编码理论．北京：国防Ｔ业出版社，１９９６［８］赵茂泰：智能仪器原理与应用北京：电子工业出版社２００３［９］周炯磐等：通信原理（上，下）北京：北京邮电大学２００２［１０］樊昌信等：通信原理（第四版）北京：国防工业出版社２０００【１１】、苏东林第三代及未来移动通信系统的多天线收发技术》中国铁道出版社２００４．０５．０１ｆ１２】、沈永春．扩谱技术．北京；国防工业出版社．】９９５．第９—１６页【１３】、吴志忠移动通信无线电波传播人民邮电出版社２００２－０９．０１【１４】赵俊超．集成电路设计ＶＨＤＬ教程【Ｍ】．北京：北京希望电子出版社，２００２．第５—８页［１５］卢万铮天线理论与技术西安电子科技人学出版２００４一０６一ｏｌ［１６］覃团发移动通信重庆大学出版社２００５—５—２３［１７］朱裕江Ｎ０．７信令系统北京邮电大学出版社２００４一ｏｌ—０１［１８］何林娜数字移动通信技术机械工业出版社２００４一０８２３［１９］方旭明何蓉短距离无线与移动通信网络人民邮电出版社２００ｄ０８０１［２０］ｓＨａｒａ，ＲＰｒａｓａｄ．ＯｖｅｒｖｉｅｗＯｆＭｕｌｔｉｃａｒｒｉｅｒｃＤＭＡＬＪ］．ＩＥＥＥＣｏ咖ｕｎ｛ｃａｔｉｏｎｓＭａｇｚｉｎｅ，Ｄｅｃｅｍｂｅｒ１９９７．［２１］ＳＹｏｏｎ，ＬＳｏｎｇ，ＳＹＫｉｎｇ．ｃｏｄｅＡｃｑｕｉｓｉＬｉｏｎｆｏｒＤｓ／ｓＳｃｏｍｍｕｎｉｃａＬ【ｏｎｓｉｎＮｏｎ—ｇａｕｓｓ；ａｎＩｍｐｕｌｓｅｃｈａｎｎｅ】ｓ［Ｊ］．ＩＥＥＥＴｒａｎｓｃｏｍｍｕｎ，２００４．３８［２２］ＡＪＶｉｔｅｒｂｉ．ＳｐｒｅａｄＳｐｅｃｔｒｕｍＣｏｍｍｕｎｉｃａｔｉｏｎｓ：ＭｖＬｈｓＭａｇｚｉｎｅ．５０ｔｈＡｎｎｊｖｅｒｓａｒｙＡｎｄＲｅａｌｉｔｉｅｓ［Ｊ］．ｃｏｍｍｕｎｉｃａｔｉｏｎｓＩｓｓｕｅ。Ｍａｖ２００２．Ｃｏｍｍｅｍｏｒａｔｉｖｅ［２３】ＴＳＰ印ｐａｐｏｒｔ，ＡＡｎｎａｍａｌａｉ，ＲＭＢｕｅｈｒｅｔｅｔａ１．ｗｉｒｅＩｅｓｓｃｏｍｍｕｎｉｃａｔｉｏｎｓ：ＰａｓｔＥＶｅｎｔｓＡｎｄＡＦｕｔｕｒｅＰｅｒｓｐｅｃｔｉｖｅ［Ｊ］．ＩＥＥＥｃｏｍｍｕｎｉｃａｔｉｏｎｓＭａｇｚｉｎｅ５０ｔｈＡｎｎｉＶｅｒｓａｒｙＣｏｍｍｅｍＯｒａｃｉｖｅｌｓｓｕｅ，Ｍａｙ２００２．［２４］【２５］［２６］ＲＡｓｃｈ０１ｔｚ．Ｔｈｅｏｒｉｇｉｎｓｏｆｓｐｒｅａｄ－ｓｐｅｃｔｒｕｍｃｏｍｍｕｎｉｃａｔｉｏｎｓ［Ｊ］．ＩＥＥＥＴｒａｎｓ．Ｃｏｍｍｕｎ，Ｍａｙ１９８２．ｗｉｌｌｉａｍｃ．ＹＬｅｅ２００４．０２．０１ＭｏｂｉｌｅｃｏｍｍｕｎｉｃａＩｌｏｎｓＥｎｇｊｎｅｅｒｉｎｇ电子工业出版社ｗｉｌｌｉａｍｓｔａｌｌｉｎｇｓｗｉｒｅｌｅｓｓｃｏｍｍｕｎｉｃａｌｉｏｎｓａｎｄＮｅｔｗｏｒｋｓ电子工业出版社２００４—０６－０１［２７］Ｌｉｎｊｉａｒｕ．ＩｎＶｅｓｔｉｇａｔｉｏｎａｎｄＤｅｓｉｇｎｏｆＤｉｇｉｔａｌＡｌｇｏｒｉｔｈｍｓｆｏｒＴｒａｃｋｉｎｇｔｈｅＣｏｍｐｌｅｘＣｏｅ币ｃｉｅｎｔｓｏｆＭｏｂｉｌｅＲａｄｉｏｃｈａｎｎｅｌ：【ＰｏｓｔｄｉｐｌｏｍａＦｅｄｅｒａｌＩｎｓｔｉｔｕｄｅｏｆＴｅｃｈｎｏｌａｇｙＺｕｒｉｃｈ，１９９４Ｐｒｏｊｅｃｔ】．ｓｗｉｓｓＣＤＭＡ．ＩＥＥＥ［２８】、ＭＣ．１ｆＬＥＥ．０ｅｒｖｊｅｗｔｒａｎｓ．ｖｅｈ．下ｅｃｈｎ０１．ｖｏＩ．４０，ｐ２９１一１３ｌ，ｏｆＣｅｌｌｕｌｅｒＭａｙ’１９９２【２９］［３０】ＴｈｅｏｄｏｒｅｓＲａｐｐａｐｏｎｃ０ＭＭｕＮＩＣＡＴｌＯＮｓＹｓＴＥＭｓＥＮＧＩＮＥＥＲＩＮＧ电子工业出版社２００２，０５．叭Ｄ．ｃ．ｃｏｘ．ｗｉｒｅｌｅｓｓｎｅｔ、ｖｏｒｋＭａｇａＺｊｎｅ１９９２ａｃｃｅｓｓｆｏｒｐｅｒｓｏｎａＩｃｏｍｍｕｎｉｃａｔｉｏｎｓＩＥＥＥｃｏｍ［３１］Ｖ＾Ｈ．Ｖ＾Ｔｕｎｌｅｂｅｅ【３２］ｗ．１１ｉａｍ２００２．０３．０１ｓｔａｌｌｌｎｇｓｃｏｒｄｌｅｓｓｐｅｒｓｏｎａｌｃｏｍｍｕｎｉｃａｔｉｏｎａ．１ＥＥＥｃｏｍｍａｇａｚｉｎｅ１９９４Ｄａｔａａｎｄｃｏｍｐｕｔｅｒｃｏｍｍｕｎｉｃａｔｊｏｎｓ电子工业出版社３９附录附录１７４ＬＳｌ９５芯片介绍７４Ｌｓｌ９５是４－ｂｉｔ平行移位寄存器，它属于７４Ｌｓｘｘ集成芯片。推荐工作条件为：电源电压Ｖｃｃ：＋５ｖ；工作环境温度：（）～７０。ｃ。极限参数如下：电源电压：７Ｖ；输入电压ｕ：７ｖ；输入高电平电流』，Ｈ：２０ｕＡ；输入低电平电流，。：一０．４ｍＡ最高工作频率：５０ＭＨｚ；每门传输延时：８ｎｓ；储存温度：一６０～＋１５０。Ｃ。图１７４Ｌｓｌ９５芯片图一；ｕ．．．ＪＬＪ。ＬＩＵＵＵ＿ＬＪ］＿一厂ｌｎ厂］ｌ＿＾ｋｇＣ’Ｄ｛让叫｝ｌ野ｉｊ；；Ｉ型图２７４Ｌｓｌ９５的时序关系图４０附录２ＡＤ９９５２芯片介绍ＡＤ９９５２是ＡＤ公司２００３年推出的新产品。该芯片能以早期ＤＤＳ芯片十分之一的功耗提供速度高达４００ＭＨｚ的内部时钟，可合成高达１６０ＭＨｚ的频率。ＡＤ９９５２的主要性能如下：（１）具有高达４００ＭＨｚ的内部时钟，可单端或双端差分输入，并附有ＰＬＬ参考时钟和可编程乘法器（４倍～２０倍）。（２）超低功耗，１．８Ｖ时的功耗小于２５０ｍｗ。（３）内部集成有１４位ＤＡｃ和超高速比较器，可产生高稳定度的方波输出。（４）内含３２位相位累加器和１９位正弦查询表ＲＯＭ。（５）含有可编程的相位／幅度抖动电路；可以减小由于相位截断和ＤＡｃ量化误差带来的杂散。（６）ＤＡｃ输出相位噪声小于一１２５ｄＢｃ／Ｈｚ／１ＫＨｚ；动态性能为：８０ｄＢｓＦＤＲ＠１３０ＭＨｚ（偏移±１００ＫＭＨｚ）。（７）采用２线或３线串曰控制，４８脚ＥＰＡＤ—ＴＱＦＰ封装形式。ＡＤ９９５２共有６种时钟输入模式，通过ＣＬＫＭｏｄｅ—Ｓｅｌｅｃｔ管脚、ＣＦＲ２＜ｏ＞和ｃＦＲ２＜７３＞（ｃＦＲ２为２４位的第二控制功能寄存器）可决定使用哪种模式。ＰＬＬ的控制则通过控制功能寄存器的５位参考时钟倍乘器来实现（即ｃＦＲ２＜７３＞）。当编程数据在ＯＸ０４～ＯＸｌ４（十进制即：４～２０）之外时，ＰＬＬ被旁路，此时ＰＬＬ处于节电状态。实验证明，直接使用参考晶振作时钟时，其输出信号的相噪、杂散电平、ｓＦ．ＤＲ性能比使用倍乘器时有较大的改观；而付出的代价是必须采用频率较高的晶振，成本有所增加。ＡＤ９９５２中的１４位ＤＡＣ可输出两路互补信号，这种差分形式的输出可减少ＤＡｃ输出可能存在的共模噪声，提高信噪比。输出电流由连接在ＤＡｃ—ＲｓＥＴ管脚与ＤＡｃ地之间的Ｒｓｅｔ决定：Ｒｓｃｔ＝３９．１９／Ｉｏｕｔ。ＡＤ９９５２的内部功能框图如图３所示。图３ＡＤ９９５２内部框图最大输出电流为１５ｍＡ，但是从最优化ｓＦＤＲ的角度考虑，一般取ＡＤ９９５２采用单点频工作模式，与其他芯片相比功能上有些单一。ＡＤ９９５２内部共有１６个８位控制寄存器，可分别用来控制输出信号１ｓＰＩ和ＩＮ—ＴＥＬ８０５１ｓｓＲ协议等。在每一个通信周期中，控制电路的前８个时钟周期用来写入指令输出电流为１０ｍＡ。凡是存储在中的控制字就会被提供给相位累加器进行累加；将一个新的控制字写入ＦＴｗＯ并发出Ｉ／ＯｕＰＤＡＴＥ命令即可改变输出频率值。通过相位偏置寄存器可以调整输出信号的相位。的频率、相位、幅度、同步以及器件操作等。与ＡＤ公司先前的系列产品不同，ＡＤ９９５２只采用串口进行控制。该串口可兼容多种同步传输格式，如：ＭｏＴＯＲＯＬＡ６９０５／ｌ字，之后对应于不同寄存器的数据被串行输入到ＡＤ９９５２，传送的字节数与被访问的寄存器有关。比如：当需要访问ｃＦＲ２寄存器时，由于ｃＦＲ２是３个字节，所以，指令字后的３字节就默认为是需要传送的内容。传完３字节，一个通信周期也就完成。跳频码分多址原理及其应用研究
作者：
学位授予单位：
聂远生
长春理工大学
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